（微电子学与固体电子学专业论文）strongarm处理器的测试结构的设计.pdf

摘要 摘要 集成电路的设计、制造和测试是集成电路产业链的三个主要环节，随着芯片 集成度的大大提高，利用传统的方法进行测试也变得越来越困难，这就需要我们 在集成电路设计阶段就为测试做准备，这样的结构就是可测性设计。 s t r o n g a r m 处理器是一款与a r m 系列处理器兼容的嵌入式处理器，本文针 对s t r o n g a r m 处理器的结构特点，研究了内部扫描路径、边界扫描、内建自测试 等可测性设计技术，并设计完成了嵌入式存储器的内建自测试控制器和整个芯片 的边界扫描控制器。 扫描测试是一种应用较广的结构化可测性设计方法，它通过对扫描触发器的 修改，在芯片内部构成扫描路径，大大提高了电路内部节点的可观察性和可控制 性。本文采用了多路选择器型扫描单元和全扫描策略对s t r o n g a r m 处理器进行内 部扫描设计。 内建自测试( b i s t ) 结构可以在电路内部建立测试生成、施加、分析和测试 控制结构，使得电路能够对自身进行测试。本文针对s t r o n g a r m 处理器内部嵌入 式s r a m 的结构特点，设计完成了存储器的可编程b i s t 控制器，该结构可以集 成多种测试算法，并由指令编程控制。 边界扫描结构是把扫描结构扩展到板级或系统级而构成的测试结构，它允许 测试图形和测试响应结果串行输入和输出。本文结合i e e el1 4 9 1 标准对 s t r o n g a r m 处理器设计实现了边界扫描的控制结构，并对指令进行了扩展，添加 了内部扫描指令和存储器内建自测试指令，使其能够控制芯片内部的测试，节约 了测试端口。 关键词：s t r o n g a r m 处理器可测性设计扫描测试边界扫描内建自测试 a b s t r a c t t h ei cd e s i g n m a n u f a c t u r i n ga n dt e s ta r et h r e ev i t a lp h a s e so ft h ei n t e g r a t e d c i r c u i ti n d u s t r yc h a i n 。a st h es i z eo ft h et r a n s i s t o r sg e t t i n gs m a l l e ra n ds m a l l e ra n dt h e i n t e g r a t i o nd e g r e ei n c r e a s ec o n t i n u o u s l y , i ti sd i f f i c u l t t ot e s tac h i pm a k eu s eo f t r a d i t i o n a im e t h o d s 。s oi ti sn e c e s s a r yf o ru s t od e s i g nt e s ta r c h i t e c t u r ew h e nw e d e s i g n i n gac h i p ，w h i c hc a l l sd f t s t r o n g a t l mm i c r o p r o c e s s o ri sa r te m b e d d e dm i c r o p r o c e s s o rw h i c h i sc o m p a t i b l e t ot h ea r mf a m i l ym i c r o p r o c e s s o r o nt h eb a s i so ft h ea r c h i t e c t u r eo fs t r o n g a r m ，w e s t u d i e ds c a np a t h 、b o u n d a r ys c a na n db s ta r c h i t e c t u r e s w ef i n i s h e dd e s i g n i n gb i s t c o n t r o l l e ro ft h ee m b e d d e dm e m o r ya n dj t a gc o n t r o l l e ro fs t r o n g a r m t h em a i ni d e ai ns c a nd e s i g ni st oo b t a i no b s e r v a b i l i t ya n dc o n t r o l l a b i l i t yf o r f l i p f l o p s ，t h i si sd o n eb ya d d i n gat e s lm o d e t ot h ec i r c u i ts ot h a tw h e nt h ec i r c u i ti si n t h i sm o d e ，a l lf l i p f l o p sf u n c t i o n a l l yf o r mo n eo rm o r es h i f tr e g i s t e r s i nt h i sp a p e r , f u l l s c a nm e t h o d o l o g ya n dm u l t i p l e x e rb a s e d 露多一f l o p sa r eu s e di m s i 6 e 陵ec h i p ， b i s ta r c h i t e c t u r em e a n st h es t i r n u i u sg e n e r a t o r sa n dt h er e s p o n s ev e r i f i e r sa r e e m b e d d e dw i t h i nt h ec i r c u i t 。o at h eb a s i so ft h ea r c h i t e c t u r eo ft h es r a mi n s t r o n g a r m ，w ed e s i g n e dab i s tc o n t r o l l e ru s i n gm a r c ha r i t h m e t i c i tu s e se x t e r n a l i n s t r u c t i o n st oc o n t r o lt h et r a n s f o r i f to ft h ef s m ，a n da c h i e v em a n yt e s ta l g o r i t h m sb y a s s e m b l i n gt h et e s ie l e m e n t s 。b yt h i sw a y , t h em e m o r yb i s tc o n t r o l l e ri sm o r ef l e x i b l e ， a n dc a na c h i e v el e s sa r e ao v e r h e a d i e e e t a gl14 9 1b o u n d a r ys c a rs t a n d a r dg i v e su sas t a n d a r dm e c h a n i s mf o r v e r yd i f f e r e n ts e g m e n t so ft h ee l e c t r o n i c si n d u s t r yt os u p p o r tt e s t i n g a c c o r d i n gt o i e e e114 9 ts t a n d a r d w ef i n i s h e dd e s i g n i n gt h eb o u n d a r yg c a l lc o n t r o g e r ，a d d i t i o n a l i n s t r u c t i o n sa r ea d d e dt ot h ec o n t r o l l e r , i n c l u d i n gi n t e r n a ls c a ni n s t r u c t i o na n db i s t s t a r tc o n s t r u c t i o n ，t h e n ，t h ei n t e r n a ls c a n ，m e m o r yb t s ta n db o u n d a r ys c a na r ea l l c o n t r o l l e db yt h eb o u n d a r ys c a nc o n t r o l l e r b yt h i sw a y ，m a n ye x t e r n a lp o r t sc a nb e s a v e d k e y w o r d s ：s t r o n g a r mm i c r o p r o c e s s o r , d f t , i n t e r n a ls c a n ，b o u n d a r ys c a n ，b i s t 西安电子科技大学 学位论文创新性声明 秉承学饺严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果：也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 奉人签名： 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的觇定，即：研究，芏 在校攻读学位期问论文工作的知识产权单位属西安电子科技大学。学校有权保留 送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内容， 可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后结合 学f 论文研究课题再撰写的文章一律署名单位为西安电子科技大学。 本人签名： 导师签名： 日期三哩量：! ：兰! 巍嗍艰1 第一章引言 第一章引言 首先介绍了集成电路测试的概念、意义和现状，然后介绍了扫描测试、边界 扫描、内建自测试等可测性设计方法的概念和基本原理，最后给出了论文的主要 工作和论文结构。 1 1 集成电路测试概述 测试是v l s i 设计中费用最高、难度最大的一个环节。随着v l s i 集成度的不 断提高，芯片测试费用可占到芯片制造成本的5 0 以上。i t r s ( i n t e r n a t i o n a l t e c h n o l o g yr o a d m a pf o rs e m i c o n d u c t o r s ) 的研究表明，到2 0 1 4 年芯片的测试成本 将超过其制造成本。 当设计的电路完成芯片的加工并制造出产品后，就需要对其进行测试，以确 定产品制造的正确与否。只有经测试确定为良品，才能出厂用于各类电子产品当 中，否则就会带来灾难性的后果。产品如果没有通过测试，一定有其失效的原因， 可能的原因包括：测试方法本身有错误、加工工艺有问题、电路设计存在错误、 所定的测试规范有问题等等。 集成电路测试的过程如图1 1 所示，首先建立该设计的故障模型，根据模型 产生测试芯片的测试图形和期望响应，把测试图形施加到被测芯片，把芯片的响 应输出与期望值进行比较，以确定芯片的有效性。 图1 1 芯片的测试分析过程 在上述过程中，测试图形的施加、测试相应的获取以及与期望响应的比较都 是通过专门的设备完成的，这种设备称为自动测试设备( a u t o m a t i ct e s te q u i p m e n t 。 a t e ) 。 根据待测电路的类型，集成电路测试可以分为组合电路测试、时序电路测试 和存储器测试。组合电路测试是基础，已经有很多成熟的a t p g 算法【2 1 。时序电 路测试较为复杂，它实际上可以看成是时间帧展开的组合电路。当前r a m 的测 试主要采取包括m a r c h 、相邻矢量敏化故障、d c 参数、a c 参数等各种类型测试 的组合，而且感应故障分析也是目前所必需的。 2 s t r o n g a r m 处理器的测试结构的设计 超深亚微米技术的不断进步，使得晶体管密度的不断增大，芯片集成度的不 断提高，利用传统的方法对大型时序电路的测试或测试生成是非常困难的，为了 在实际中对这样的芯片进行测试，需要在芯片的设计阶段考虑其测试的需求，从 而对设计本身作某些调整，使其更容易测试，这种方法称为可测试性设计。 1 2 可测性设计 可测性设计已成为当今v l s i 设计中必须考虑的部分。在这一节里，给出了 可测性设计的概念和常用的可测性设计方法。 1 2 1 可测性设计的概念 可测性设计是在产品的设计过程中为使测试变得更简单而采取的一系列具有 某些规则和工艺的过程。电路设计人员在电路功能设计的阶段，把电路内部节点 的逻辑可控制性和可观测性也作为目标之一，而不是只单纯考虑电路功能，速度 等方面是否达到目的。 一切考虑测试要求的设计或者说一切能使测试生成和故障诊断变得比较容易 的设计都可称为可测性设计。 电路的可测性涉及两个最基本的概念：可控制性和可观察性。控制和观察一 个网络是实现测试的根本问题。可控制性定义为通过电路的原始输入控制电路的 内部节点逻辑状态的难易程度，如果电路内部节点可被驱动为任何值，则该节点 是可控的。可观察性定义为通过电路的原始输出了解电路中的内部节点逻辑状态 的难易程度，如果电路内部节点的状态可以传播到电路的输出端，则该节点是可 观察的。可测试性是可控制性与可观察性的综合，它定义为检测电路中故障的难 易程度。可测性设计的主要目标就是增加电路内部节点的可控制性和可观察性。 一个可测试性电路至少具备下列三个特点：电路很容易置为所需要的初始状 态；电路的内部状态可以在电路的测试模式下通过原始输入进行控制：电路的内 部状态可以通过电路的输出进行确认。 1 2 2 可测性设计的方法 可测性设计的方法有扫描测试、内建自测试( b i s t ) 、静态电流测试等【3 j 。 其中扫描测试技术又分为全扫描、部分扫描和边界扫描。 1 扫描测试法 扫描测试法，它主要是采用把控制信号移入电路内，或把电路内信号移出观 察的方法。扫描测试主要是针对测试时序电路的困难而提出的一种方法，该方法 发展的结果是电路能够进行自检，及能够进行内测试，这将大大的简化测试过程 和测试开销。现在很多系统和电路都采用扫描的测试方法。 第一章引言 在这种设计中，同步时序电路有两种工作方式：正常方式和测试方式。在正 常方式下，电路按照原始设计的方式连接，从而可以按照电路原来的期望的逻辑 结构进行工作。在测试方式下，所有的触发器都断开，形成移位寄存器结构。这 种方式下触发器易于初始化，时序电路中所有移位寄存器的输出变成电路的伪原 始输入。初始化完成后，测试图形加到电路的原始输入，测试响应锁存到触发器， 然后通过测试方式，将触发器的状态串行移出。 2 边界扫描法 尽管测试及可测性设计的方法与概念可扩展到板级或系统级，但是板级与系 统级的测试不仅是对单个i c 或模块的测试问题，还有i c 之间或p c b 之间连接的 测试问题，这种情况下电路的测试就更复杂。另外，板级测试一般采用带有专用 夹具的测试器通过单个i o 脚来完成，随着板上元器件数量的日益增多及表面贴 片技术的广泛应用，测试的难度也越来越大。解决这些问题的一个方法就是把扫 描测试法扩展到整个板级或系统级，即边界扫描法。 19 8 5 年，i b m ，a t & t ，t e x a si n s t r u m e n t s ，p h i l i p se l e c t r o n i c sn v ，s i e m e n s ， a l c a t e l 和e r i s s o n 等公司成立的j e t a g ( j o i n te u r o p e a nt e s ta c t i o ng r o u p ) 提出边 界扫描技术，它通过对位于器件输入弓l 脚与内在电路之间的边界扫描单元对其中 及外围电路进行测试，从而提高了器件的可控性和可测试性。1 9 8 6 年，由于其他 地区的一些公司的加入，j e t a g 改名为j t a g 。1 9 8 8 年，j t a g 提出了标准的边 界扫描体系结构，名称为b o u n d a r y s c a na r c h i t e c t u r es t a n d a r dp r o p o s a lv e r s i o n2 0 ， 最后目标是应用在芯片、印制板及完整系统上的一套完善的标准化技术。1 9 8 8 年， i e e e 正式承认了j t a g2 0 标准，并进行补充和修订。1 9 9 1 年，i e e e 批准了i e e e 11 4 9 1 标准。次年，又提出b s d l ( 边界扫描描述语言) ，后来成为11 4 9 1 a 9 3 标 准的一部分。i e e e1 1 4 9 1 标准大大地推动了边界扫描技术的发展和广泛应用。 边界扫描法是一种应用于数字集成电路器件的测试性结构设计方法。所谓“边 界 是指测试电路被设置在集成电路器件功能逻辑电路的四周，位于靠近器件输 入、输出引脚的边界处。所谓“扫描”是指连接器件各输入、输出引脚的测试电 路实际上是一个串行移位寄存器，这种串行移位寄存器被叫做“扫描路径”，沿着 这条路径可输入由“1 ”和“0 ”组成的各种编码，对电路进行“扫描 式检测， 从输出结果判断其是否正确。 边界扫描机制的主要思想是：通过在芯片管脚和芯片内部逻辑电路之间，即 芯片的边界上增加边界扫描单元，实现对芯片管脚状态的串行设定和读取，从而 提供芯片级、p c b 板级以至系统级的标准测试框架【4 ，5 1 。在边界扫描机制中，各边 界扫描单元以串行方式连接成扫描链，从而既可以通过扫描输入端t d i 将测试代 码以串行扫描的方式输入，对相应的管脚状态进行设定：也可以通过扫描输出端 t d o 将系统的测试响应串行输出，对数据进行分析。边界扫描机制的应用可以大 s t r o n g a r m 处理器的测试结构的设计 大地提高电路系统的可观察性和可控制性。 边界扫描技术不仅是一种新型的测试性设计方法，它更是一种集成生产技术。 边界扫描技术提供快速的样品测试、生产线测试以及维修测试的手段，而且基于 边界扫描标准的测试机制和信息在产品全寿命周期的不同阶段( 如设计阶段、生 产阶段和维修测试阶段) 可以共享，因此，利用边界扫描技术可以显著降低设备 的全寿命周期费用。 3 内建自测试 虽然采用扫描技术可以简化测试生成问题，但是由于数据的串行操作，对电 路进行初始化和状态读取的时间较长。为了将每个测试序列加到被测电路上，并 分析电路对每个测试序列的响应，需要使用复杂的a t e 设备存储庞大的测试输入 图形和测试输出响应。而芯片规模的一再扩大，也超出了目前自动测试设备( a t e ) 的速度和存储能力，这样会因为降低错误查找效率而降低产品质量，或者因为增 加测试时间而加大测试成本【6 1 。为了节省开销，提高效率，提出了芯片的内建自 测试方法。 内建自测试是指在电路内部建立测试生成、施加、分析和测试控制结构，使 得电路能够测试自身。内建自测试技术相对于传统测试方法更加经济、实用，广 泛用于集成电路- - i n 性设计中【。 内建自测试结构主要完成两个任务：一是产生被测电路的测试图形，并保证 该测试图形具有足够的故障覆盖率；二是输出响应分析，通过分析被测电路的输 出响应，判断电路是否存在故障。 内建自测试有许多突出的优点： ( 1 ) 由于测试全部在芯片内部进行，消除了外部产生测试码的必要，并克服 了有限的输入输出访问端口的限制； ( 2 ) 测试程序很小，甚至不需要； ( 3 ) 可以具有较高的测试速度，内建自测试可以以芯片的正常工作速度进行 全速测试，发现在低速测试过程中很难发现的频率相关故障； ( 4 ) 不需要昂贵的测试设备，节省了测试开销。 1 3 论文的内容和结构 本文针对嵌入式微处理器s t r o n g a r m 处理器进行了测试结构的设计，对边界 扫描j t a g 控制器和嵌入式r a m 的b i s t 控制器进行了设计和改进。对边界扫描 控制器来说，不仅能够控制芯片的边界扫描，而且加入了对内部扫描和存储器 b i s t 的控制。对嵌入式存储器b i s t 控制器来说，改进了传统的单- n 试算法故 障覆盖率不高的缺点，采用了多种算法组合的可编程测试结构，并且对组合后的 第一章引言 结构进行了逻辑优化，减小了逻辑单元的面积。 论文的结构如下： 第一章引言介绍了集成电路测试和可测性设计的概念和意义，列举了可测 性设计的方法，介绍了论文的结构。 第二章s t r o n g a r m 处理器的体系结构和测试构架介绍了s t r o n g a r m 嵌入 式处理器的功能、特点、结构，给出了s t r o n g a r m 的总体测试框架和测试策略。 第三章内部扫描测试介绍了扫描测试的方法、原理，给出了s t r o n g a r m 处 理器内部扫描测试的策略。 第四章嵌入式存储器b i s t 控制器的设计介绍了存储器b i s t 结构的原理和 测试算法，完成了基于指令的可编程存储器b i s t 控制器的设计。 第五章边界扫描控制器的设计介绍了边界扫描的测试原理和结构，在原来 的边界扫描标准上添加了内部扫描指令，给出了边界扫描控制器的设计方法。 第六章总结本文工作，展望下一步的研究工作。 第二章s t r o n g a r m 的体系结构及测试构架 7 第二章s t r o n g a r m 处理器的体系结构及测试构架 s t r o n g a r m 是一款与a r m 系列处理器兼容的r i s c 处理器。本章介绍了 s t r o n g a r m 处理器的功能特点、内部结构和各模块的作用，给出了本文对 s t r o n g a r m 处理器构造的总体测试构架。 2 1s t r o n g a r m 处理器的功能特点 a r m 处理器是一种r i s c 处理器，它具有低功耗、支持紧凑的指令格式的特 征，得到产业界广泛的支持。a r m 的指令系统是3 2 位单字长的指令系统，但也 支持1 6 位的紧凑格式的t h u m b 指令系统，以支持存储器有限的嵌入式应用。 a r m 处理器有许多版本，其中影响较大的有第三、第四和第五版的体系结 构。第三版结构的产品是a r m 6 ，它采用三级流水线，指令的执行分为取指、译 码和执行3 个阶段。从第四版( a 蹦9 ) 开始，采用了典型r i s c 的五级流水线结 构，将指令的执行过程分为取指、译码、执行、数据访存和写回5 个步骤。五级 流水线结构采用分离指令c a c h e 和数据c a c h e ，消除了指令执行的性能瓶颈，明显 加快了指令执行速度。后继的a 州l o 处理器产品还包含了数字信号处理的功能。 s t r o n g a r m 是一种与a r m 系列处理器兼容的嵌入式处理器，可广泛用于各 种嵌入式应用系统。它采用先进的c m o s 工艺、先进的流水线设计、精密的时钟 分配方案和功耗设计，具有较高的性能和非常低的功率消耗。 s t r o n g a r m 实现了a r m 第四版的系统结构，并且增加了c a c h e 的容量，支 持虚拟存储器管理。这种版本的a r m 指令系统支持半字的访存、3 2 位寻址范围、 用户系统保护模式、协处理器1 5 等功能。协处理器1 5 包含一些寄存器，用于控 制用配置c a c h e 、写缓存、虚拟存储器管理( m m u ) 、读缓存、断点以及一些时 钟功能等。这些寄存器的访问使用m r c 和m c r 指令。m m u 的功能是将虚拟地 址转换成物理地址，控制存储器的访问权限。虚拟存储器管理部件分为指令存储 器管理单元( i m m u ) 和数据存储器管理单元( d m m u ) 。s t r o n g a r m 采用系统 协处理器15 指令来管理片上的虚拟存储器部件和c a c h e 资源。 在i x p l 2 0 0 中，s t r o n g a r m 内核可用于较为复杂的处理任务。它运行操作系 统和网络协议软件，对微引擎、存储器和其他资源进行管理。在路由器的应用中， s t r o n g a r m 内核处理器可用于运行路由协议软件，维护路由表，对异常的分组进 行处理和网络管理等。 8 s t r o n g a r m 处理器的测试结构的设计 2 2s t r o n g a r m 处理器的基本结构 s t r o n g a r m 处理器的内部结构【8 】如图2 1 所示。s t r o n g a r m 包含以下四个部 图2 1s t r o n g a r m 的内部结构 1 处理器 s t r o n g a r m 结构中的处理器内核采用典型的r i s c 微处理器的流水线结构， 具有3 2 位算术运算功能。它将指令的执行分成取指、译码、执行、访存和写回五 个阶段，具有相关专用通路和硬件的相关性检查和控制，指令的平均执行时间 ( c p i ) 为一个时钟周期。除了6 4 位乘法、多寄存器传送、访存指令外，其他所 有指令都能够在一个时钟周期完成。 s t r o n g a r m 具有1 6 k b 的3 2 路组相联的指令c a c h e ，每个数据块为3 2 b 。数 据c a c h e 也是1 6 k b 的3 2 路组相联的，采用写回式更新策略，此外还有可缓存3 2 个数据的后备数据c a c h e 和3 2 条指令的后备c a c h e 。 s t r o n g a r m 采用a r m 的指令系统，它的结构是在a r m 9 系列的基础上增加 c a c h e 配置构成的。在结构上，s t r o n g a r m 与a r m 9 的另一个区别是它有一个与 第二章s t r o n g a r m 的体系结构及测试构架 9 寄存器读取并行操作的转用于计算转移地址的加法器，从而加快了转移指令的执 行速度。 由于s t r o n g a r m 遵循r i s c 规范，它的指令集相对而言较小。此外，为了确 保处理器在一个时钟周期内完成一条指令，指令被设计成能快速执行。因此， s t r o n g a r m 不支持执行时间和操作数长度有关的指令。特别地，在s t r o n g a r m 中没有对一块存储区进行操作一类的串拷贝或串比较等指令。 s t r o n g a r m 还包括一个协处理1 5 ，用于配置m m u 、读写缓存、计时功能和 高速缓存。另外，还能用协处理器1 5 在调试程序中设置断点。 2 存储器和p c m c i a 控制器 s t r o n g a r m 定义了一个线性的地址空间，使得所有的外部存储器都映像到这 个空问里，该地址空间含有2 3 2 个字节，包括s r a m ，s d r a m ，暂存存储器，p c i 总线，用于和微引擎传送数据的特殊寄存器，以及其他存储器映像i o 设备。 s t r o n g a r m 是3 2 位处理器，寄存器存储3 2 位的数值，加或移位等操作产生 3 2 位的结果值。而且，处理器含有和存储器之间传送3 2 位的数据的装载或存储 操作。 s t r o n g a r m 的存储器以字节可寻址的方式展现一个运行程序。也就是说，程 序可以在存储器中定义占据连续字节的数据项，并能存取一个数据结构的每个字 节。然而，同许多计算机一样，一个整数的传送需要对齐数据项。因此，程序员 和编译程序要把整数数据对齐在刚好是3 2 位的整数倍的地址边界上。 s t r o n g a r m 硬件含有一个存储器管理单元，用于提供虚拟存储器服务。它允 许程序运行在虚地址空间，硬件把虚空间映像到物理地址上。也就是说，系统可 配置为允许一个运行程序访问部分或全部物理地址空间。而且，存储器管理单元 有可能使用请求调页。当虚空间大小超过物理存储器，或当将不需使用的页面存 放到外部辅存中时，就会用到请求调页功能。 3 外围控制模块 外围控制模块( p c m ) 包含一些串行控制设备、l c d 控制器和6 信道的d m a 控制器。 串行控制设备包括u s b 设备控制器、同步数据链接控制器( s d l c ) 、红外通 信接口( i c p ) 、通用异步收发器( u a r t ) 、多媒体通信接口( m c p ) 、外围引脚 控制器( p p c ) 等。 d m a 控制器包括6 个独立的d m a 信道，每个信道都可以配置为任意一个串 行控制器服务。d m a 控制器用来为这些端1 3 提供可编程的输入输出以减轻处理 器的中断开销。每一个外围设备既可以通过它们的中断信号通知处理器来产生中 断，也可以直接通过一个d m a 请求。 s t r o n g a r m 的l c d 控制器有三种显示模式：主动彩色模式、被动彩色模式 l o s t r o n g a r a m 处理器的测试结构的设计 和被动单色模式。主动彩色模式6 5 5 3 6 色像素( 1 6 位) ；被动彩色模式共支持3 3 7 5 色像素，每帧显示任意的2 5 6 色像素；被动单色模式支持1 5 个灰度等级。 4 一般系统控制功能 此系统控制模块( s c m ) 也连接到外围总线，包括了系统功能的5 个部分： 实时时钟( r t c ) ，操作系统计时器( o s t ) 用于普通系统定时和看门狗模式，通 用i o ，中断控制器，电源管理控制器，复位控制器。 中断控制器用于接受所有中断源产生的中断请求并产生最终的中断，f i q 中 断或i r q 中断。s t r o n g a r m 中的中断是一个两级的层次结构。 s t r o n g a r m 包含一个通用时钟以为系统提供通用的实时参考，实时时钟由硬 件复位进行初始化并写入用户所需的初始值。然后在下一个复位信号到来前计数 器始终保持有效，并以1 h z 的频率进行计数。 s t r o n g a r m 还包括一个由3 6 8 6 4 m h z 振荡器控制的3 2 位操作系统计时器。 操作系统计数寄存器( o s c r ) 是一个不被任何复位信号控制的递增计数器。操 作系统计时器还包括4 个3 2 位的匹配寄存器，匹配寄存器的值可由用户进行读写， 当o s c r 的值与4 个匹配寄存器中任意一个相同时，就会产生一个中断。 电源管理控制器负责将系统在运行、空闲和休眠三种状态之间进行切换。空 闲和休眠状态主要用在系统某些功能闲置或系统电源供电不足等情况下以节省系 统的功耗。 复位控制器用于接受处理器中的各种复位源并产生复位。从编程者的角度来 看，有两个寄存器是可见的，一个是用于调用软件复位，另一个则是在复位完成 后表明产生该复位的原因。 s t r o n g a r m 微处理器包括2 8 个通用的输入输出端口来产生和接受专用的输 入输出信号。每个端口可编程为输入、输出和中断端口。当复位信号有效时， 所有端口被默认配置为输入端口。 2 3s t r o n g a r m 处理器的测试架构 嵌入式微处理器作为整个系统核心的指令、数据处理部件，对性能和功耗要 求很高，而且要求面积尽量小。而对测试本身来说，又要求有尽量高的故障覆盖 率和尽量快的测试速度，并要求所附加的测试结构面积很小。这样，可测性设计 就会给原来的芯片带来不可避免的负面影响，需要综合考虑各种因素，选取代价 最小的测试方法，并能达到比较理想的测试效果。 不同的测试方法有着不同的特点和优缺点，适用于不同结构的逻辑电路。嵌 入式微处理器结构复杂，使用单一的可测性设计方法不能满足测试需要，也不能 达到最优的效果。当今比较流行的微处理器芯片也都使用了多种可测性设计方法 第二章s t r o n g a r m 的体系结构及测试构架 i l 相结合的方案，达到了满意的测试效果。 s t r o n g a r m 处理器的体系结构复杂，内部除了五级流水线结构以外，还有许 多高速缓存，读写缓冲器以及众多的外围功能单元和接口控制单元。因此，本文 对于该处理器也采用了多种测试方法相结合的策略进行可测性设计，以期达到较 好的效果。 s t r o n g a r m 处理器的总体测试结构简图如图2 2 所示，该测试结构主要包括 以下三个部分： ( 1 ) 对流水线结构的核心和一些功能单元模块以及接口电路，采用内部扫描 链结构： ( 2 ) 对嵌入式存储器部分，采用内建自测试结构，由b i s t 控制器进行控制； ( 3 ) 在芯片周围添加边界扫描链，内部扫描链、边界扫描链和b i s t 控制器 均由边界扫描控制器进行编程和控制。 t d it c kt m st r s tt d o 图2 2s t r o n g a r m 的测试构架简图 为了能将几种测试结构统一起来，对边界扫描控制器进行了扩展，添加了内 部扫描测试指令和内建自测试指令，使内部扫描测试和内建自测试也由边界扫描 控制器来配置和控制。这样，既使三种测试统一起来，方便以后的测试工作，又 节省了资源，不用另外添加测试端口。 整个芯片的测试结构以j t a g 控制器为中心，包括边界扫描、内部扫描和存 储器自测试三大部分。芯片内部逻辑共有两个时钟，因此划分为两个内部扫描链， 与边界扫描链一起挂接在j t a g 控制器上，作为测试数据寄存器。存储器的内建 1 2 s t r o n g a r m 处理器的测试结构的设计 自测试也由j t a g 控制器来启动。 该测试结构的特点是： ( 1 ) 以边界扫描的国际标准i e e e1 1 4 9 1 为基础，通用性强，测试方便，只 需要对j t a g 控制器进行编程。 ( 2 ) 除了j t a g 的5 个标准端口外，没有添加其它专门的测试端口( 内建自 测试的f a i l 端口和指令配置端口可与正常的输出端口复用) ，节省了芯片资源。 ( 3 ) 存储器采用自测试结构，节约了外部测试仪的开销。 s t r o n g a r m 处理器的可测性设计充分考虑了电路各个组成部分的结构特点， 分别采用了不同的可测性设计方法面影响之间的折中。在设计过程中，综合考虑 了可测性设计效果和对原有电路的影响。具体测试结构的设计描述将在后面三章 中详细描述。 第三章内部扫描测试 第三章内部扫描测试 本章介绍了扫描结构的产生，描述了扫描结构以及扫描链的构成，给出了扫 描的类型及其特点。最后，给出了s t r o n g a r m 处理器内部扫描测试的策略和方法。 3 1 扫描测试的产生 对于组合电路来讲，可以通过路径敏化法构造检测所有故障的测试图形。而 实际的电路多为时序电路，时序电路测试比组合电路测试困难得多，这主要是由 于电路的输出不仅与电路的当前输入有关，还与电路的历史状态有关，另外还有 时序电路初始状态引导问题等，主要表现在： ( 1 ) 时序电路的输出响应不仅与电路的当前输入有关，还与电路的内部状态 有关，这是测试时序电路的主要难点所在。一般地，不管同步时序电路还是异步 时序电路，其状态都难以直接观察到。 ( 2 ) 在对时序电路进行测试生成或是测试施加前，必须把它引入到已知状态， 这就是时序电路的初始化问题。初始化时序电路所需的矢量可能不止一个，因此 测试图形的施加顺序对故障检测至关重要。用置位复位的方式进行初始化是最简 洁的方式，用同步时序强迫电路进入已知状态则是另一种方法，但是这两种方法 并不实用，原因之一是并非所有的电路都具备同步序列，原因之二是在故障条件 下上述两种方法并不一定可行。 ( 3 ) 时序是导致时序电路测试生成困难的另一因素。处理时序电路时应充分 考虑建立时间和保持时问，如果时间条件不足，电路可能不按预定方式运行。即 使时间条件满足，不同元件的延时也可导致竞争和冒险。时序电路的竞争和冒险 会导致电路处于故障状态。 为了解决时序电路的测试问题，1 9 7 3 年w i l l i a m s 和a n g e l l 提出了现在所说 的扫描路径技术的最初方案，采用的是增加敏化测试图形的设计方法，此方案使 得电路初始化变得容易，电路的可测性也得到改善，减少了时序电路的测试生成 过程一j 。这种设计中同步时序电路可工作在两种方式：正常方式和测试方式。 典型的时序电路可以看作等价的反馈模型，时序电路内部的触发器状态成为 模型的伪输入和伪输出，按每个时钟拍，将时序电路展开成反馈模型迭代连接的 逻辑阵列，相当于一个组合电路，然后可应用组合电路测试算法，求解给定故障 的测试图形序列。因此，使用内部扫描链测试技术，实质上是把原有的时序电路 转化成组合电路进行测试，使测试更易进行。 s t r o n g a r m 处理器的测试结构的设计 3 2 扫描测试原理 3 。2 ，l 基本扫描单元 多路选择器型d 触发器是扫描测试中最常用的扫描单元，它是在原有的d 触 发器的基础上加上了一个二选一的多路选择器而构成的。图3 ，l ( a ) 是一个正常 的d 触发器，在它的输入端加上一个二选一选择器，就构成了图3 1 ( b ) 所示的 可扫描d 触发器。该扫描单元比原来的d 触发器多了两个输入端口和一个输出端 u 。 d c l k d q q n s d l s e c l k 忒 d q y l 厂 c i k 一 - j ( a ) 正常的d 触发器( b ) 可扫描的d 触发器 图3 1 基本扫描单元 q q n s d 0 其中，扫描使能端s e 控制单元是处于正常工作状态还是扫描测试状态，扫 描输入端s d i 用于输入扫描测试激励数据，扫描输出端s d o 用于输出扫描测试 响应的数据。 当s e 端置为低电平时，该扫描单元处于正常工作模式下，这样实际上触发 器捕获的数据来源于d 端口，这一点说明了在s e 为低电平时，整个可扫描触发 器的功能和原触发器的功能是完全致的。当s e 端置为高电平时，该扫描单元 处于测试模式下，触发器捕获的数据来源于s i 端口。s i 端口在测试模式时为扫 描单元提供扫描数据。 3 2 2 扫描链结构 在扫描设计时，把每一个d 触发器用图3 1 ( b ) 所示可扫描d 触发器代替。 把扫描单元的d 端口接原始设计中输入信号，s d i 端口接到前一个触发器的输出 q ，并把所有扫描单元的s e 端口连接在一起，作为扫描链的扫描使能端。第一个 扫描单元的s i 端口引出，成为扫描链的扫描输入端。最后一个扫描单元的q 输 出端口引出，成为扫描链的输出端。这样就构成了如图3 2 所示的扫描链结构。 第三章内部扫描测试 s e s d i c l k s d o 图3 2 扫描链结构 扫描使能端s e 确定触发器是处于测试状态还是正常工作状态。正常工作方 式时s e 为o ，扫描链失效，电路按照正常的逻辑功能进行工作。测试方式时s e 为l ，每个触发器的输入连接到前级触发器的输出，这样就构成了一条串行移位 寄存器链，也就是扫描链。这样，就可以通过该扫描链把测试数据移入芯片内部 的寄存器，提高了芯片内部节点的可观察性，也可以通过该扫描链将数据移出芯 片内部的寄存器，提高了芯片内部节点的可控制性。 通过该扫描链，可以完成下面四种传输功能： ( 1 ) 正常操作：当s e 为低电平时，正常的数据由d 通过多路选择器并由d 触发器传递到q ，该触发器正常透明操作，芯片处于正常工作状态。 ( 2 ) 扫描数据采样：当s e 为低电平时，正常的数据由d 通过多路选择器并 由d 触发器传递到s d o ，提供可观测性。使扫描使能s e 被驱动为无效是为了能 捕获d ，而在下一个操作中将s e 驱动为有效，使得在下一个时钟周期让数据通 过s d o 。这个过程实际上与某些扫描元件的功能操作模式相同，所不同的是扫描 移位操作是发生在该模式之前还是之后。 ( 3 ) 扫描数据移位：当s e 为高电平时，扫描信号由s d i 通过多路选择器端 口并由d 触发器传递到s d o ，实现扫描链的串行移位。 ( 4 ) 扫描数据施加：当s e 为高电平时，扫描信号由s d i 通过多路选择器端 c 1 并由d 触发器传递到q ，作为后级逻辑的驱动信号，提供可控制性。在下一个 时钟周期将s e 拉低，即可由d 输入端捕获组合逻辑电路的响应。 将一个功能设计有效地转化为一个带有扫描的功能设计，也就是将每个可扫 描时序元件转化为一个原始输入( 控制测试点) 和一个原始输出( 观察测试点) 。 如果设计中所有的时序元件都转化为可扫描的时序元素，那么该设计就被简化为 由原始输入输出环绕的纯组合电路。这样的简化以后就可以采用组合a t p g 工具 进行测试，而且会更加有效。 当然，扫描链的插入势必会对原来的功能设计产生一定的负面影响【0 1 ，这些 1 6 s t r o n g a r m 处理器的测试结构的设计 影响包括： ( 1 ) 由于可扫描触发器在原有触发器的基础上增加了一个二选一的多路选择 器，这就相当于增大了对触发器s e t u p 时间的要求；也就是说，对于一个给定的 时钟频率，能够分配给组合逻辑的延时变小了。这一点将给芯片设计的时序收敛 带来了一定的难度。 ( 2 ) 因为增加了一个多路选择器，使得触发器的面积变大了。这一点给芯片 设计中的面积指标实现带来了不利因素。 ( 3 ) 为了构成扫描链在测试状态下的数据同路，可扫描触发器的输出q 端 比原有的功能设计要多驱动一个端口。这样q 端的负载变得比原来要大一些；同 时，因为多了一根互连线，对版图的布线实现也有一定影响】。但是，如果很好 地考虑了包括产生一个扫描结构在内的扫描权衡关系并运用合适的优化，那么这 些负面影响几乎可以忽略。 3 2 3 扫描测试过程 内部电路的扫描测试包括触发器测试和组合逻辑电路测试两个阶段，首先测 试触发器，然后测试组合电路部分