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摘要 摘要 集成电路要继续按照摩尔定律发展，需要寻求新的技术，而三维集成电路和 片上网络( n o c ) 技术引起了广泛关注。三维集成电路提供了一种新的提高i c 集 成度的方法，而通孔硅( t s v ) 技术被认为是三维集成电路中非常关键的互连技术； n o c 使得i c 设计中越来越多的处理核或i p 之间能更有效的通信。研究人员将这 两个刚兴起的研究热点联系在一起，进而提出了3 dn o c 的概念。 本文结合了这两个研究的热点，首先对3 d 集成电路中的关键技术t s v 进行 了功耗建模与仿真，然后将该模型集成到2 dn o c 功耗仿真软件中，使其支持3 d n o c 的仿真，再用该软件分别分析了2 d 和3 dn o c 的功耗并进行了对比说明。具 体说来，论文首先分析了t s v 的等效电路模型和提取其各个电学参数，然后求得 t s v 的电容模型并且用s i l v a c o 进行验证，最后得到功耗模型并将其集成到仿真平 台o p n e c s i m 中，再用该平台仿真共享l 2c a c h e 的二维和三维n o c ，对比得出 基于t s v 技术的3 dn o c 相对2 dn o c 功耗的降低情况。 s i l v a c o 仿真结果表明：t s v 工作电压范围内( 叽5 v ) ，t s v 电容近似于最大 耗尽层对应的耗尽层电容，而模型计算结果与仿真能较好的吻合，比如电压为0 时，计算值相对测量值的误差1 0 1 ，相对仿真误差是6 9 。仿真还说明了一点， t s v 电压为0 1 v 时，t s v 电容几乎不变，在计算功耗时可以用最大耗尽层近似。 集成了t s v 功耗模型的o p n e c s i m 仿真结果表明，在同样的注入率下3 d m e s hn o c 的功耗比2 dn o c 小很多，而且其中两层l 2c a c h e 的n o c 结构功耗最 低。比如在注入率为0 2 时，两种3 d 的n o c 结构功耗分别比2 d 结构小1 7 8 和 2 8 2 ；当注入率为0 3 时，3 d 结构比2 d 分别小2 0 2 和3 1 1 。 关键词：通孔硅技术功耗模型片上网络三维集成电路 t s v 功耗模型与3 dn o c 功耗分析 a b s t r a c t a b s t r a c t t oc o n t i n u et h ep r o g r e s so fm o o r e sl a w , 3 di n t e g r a t i o na n dn e t w o r ko n c h i p ( n o c ) a r ei n t r o d u c e d t h r e e - d i m e n s i o n a li ci s aw a yt oi m p r o v ed e n s i t yo f t r a n s i s t o r so nac h i pa n dt s vi sc o n s i d e r e da so n eo fk e yt e c h n o l o g i e si nt h i sp r o c e s s n o cc a ns u p p l yam o r ee f f e c t i v ew a yt ot r a n s f e rd a t at h a nb u ss t r u c t u r e si ns y s t e m s 、i t hm o r ea n dm o r ei p s t h e s et w oi n n o v a t i o n sw e r ef o u n d e da n dt h e nc o n n e c t e d s p o n t a n e o u s l y , c o m i n gu pw i t l lt h ec o n c e p to f3 d n o c t h ep a p e ri n t r o d u c e st h e s et w ot e c h n o l o g i e s b u i l d i n gt h ep o w e rc o n s u m p t i o n m o d e lo ft s vi st h ef i r s ts t e p ，t h e nt h i sm o d e li se m b e d d e di na2 dn o cp o w e r s i m u l a t i o ns o f t w a r e ，a f t e rt h i s s t e p ，w e u s e dt h i ss o f t w a r et os i m u l a t e p o w e r c o n s u m p t i o no f2 da n d3 dn o c i nd e t a i l ，f i r s t ，t h ee q u i v a l e n tc i r c u i ta n de l e c t r i c a l p a r a m e t e r sw e r ee x t r a c t e da n da n a l y s e d s e c o n d ，t h ec a p a c i t a n c em o d e li sb u i l ta n d s i m u l a t e db ys i l v a c o l a s t ，t h i sm o d e li se m b e d d e di no p n e c s i m ，a n dt h e nw eu s e t h i st o o lt os i m u l a t e2 da n d3 dn o c 、析t hs h a r i n gl 2c a c h e t h es i m u l a t i o nr e s u l t so fs i l v a c oi n d i c a t et h a t ：c a p a c i t a n c eo ft s vc a nb e a p p r o x i m a t e da sm i n i m u md e p l e t i o nc a p a c i t a n c ew h e nt s v w o r ki nt h er a n g eo f0 vt o 5 v sm o d e lm a t c h e sw i t hr e s u l t so fs i m u l a t i o na c c u r a t e l y , f o re x a m p l e ，t h ee r r o r b e t w e e nc a l c u l a t i o na n dp r a c t i c a lm e a s u r e m e n ti s10 1 ，a n dt h ee r r o rb e t w e e n c a l c u l a t i o na n ds i m u l a t i o nv a l u ei s6 9 t h es i m u l a t i o nr e s u l t sa l s o i n d i c a t et h a t c a p a c i t a n c e i sa l m o s ti n v a r i a n tw h e nt s vw o r ki no v - 1vs om i n i m u md e p l e t i o n c a p a c i t a n c ec a nb eu s e dt oc a l c u l a t ep o w e rc o n s u m p t i o n t h es i m u l a t i o nr e s u l t so fo p n e c - s i mw i mt h et s vp o w e rc o n s u m p t i o nm o d e l i n d i c a t et h a t ：p o w e rc o n s u m p t i o no f3 dn o ci sl e s st h a n2 dn o cu n d e rt h es a m e i n j e c t i o nr a t ea n d3 dn o cw i t l lt w oc a c h el a y e r si sl e a s t f o re x a m p l e ，2 0 2 a n d 31 1 p o w e rc o n s u m p t i o nc a nb er e d u c e du n d e rt h e0 3i n j e c t i o nr a t eb ya d o p t i n gt w o k i n d so f3 dm e s hn o c ，r e s p e c t i v e l y k e y w o r d ：t s vp o w e rm o d e l n o c3 di c t s v 功耗模型与3 dn o c 功耗分析 第一章绪论 1 1 1 集成电路三维化 第一章绪论 1 1 研究背景 集成电路技术在过去的几十年里的到了迅速的发展。集成电路的速度和集成 度得到了很大的提高并且一直遵循摩尔定律不断发展，即单位集成电路面积上可 容纳的晶体管数目大约每隔1 8 个月可以增加一倍。然而，当晶体管尺寸减小到几 十纳米级后，想再通过减小晶体管尺寸来提升集成电路的性能已经变得非常困难， 要想推动集成电路行业继续遵循摩尔定律发展就不得不寻求新的方法。 3 d ( t h r e e d i m e n s i o n a l ) 集成电路被认为是未来集成电路的发展方向，它通过使 集成芯片在垂直方向堆叠来提高单位面积上晶体管数量，使得在相同工艺下芯片 的集成度可以大大的提高。以前实现三维集成电路堆叠的主要方法是丝焊工艺和 倒装芯片工艺1 1 1 ，它们都是将分立集成电路进行简单的垂直方向上的堆叠，芯片间 的互连是通过芯片管脚片外简单对接实现的，虽然这也实现了芯片的三维堆叠， 如图1 1 中左图所示，但是该互连方式使得芯片间连线依然较长，并不是真正意义 上的三维集成电路，而“穿透硅通道( t h r o u g h - s i l i c o nv i a s ) ”技术的出现才使实现 真正紧密集成多块芯片的三维集成电路成为了可能，如图1 1 右图所示，t s v 使得 各芯片问互连线更短了，而且互连线都在芯片的内部，这样受到的干扰也比互连 线在外部小得多。 图1 1 运用引线键合( 左) 和t s v ( 右) 的3 d 集成电路 t s v 技术可以使集成电路的性能从多个方面得到很大的提升。t s v 技术能很 好地提高集成电路的集成度；能大大缩短了集成电路之间连线，进而使延时和功 耗都得到了显著地减小；同时，t s v 技术还能把不同工艺材料和不同的功能模块 集成到一起，给芯片整体性能优化带来很大方便 2 1 。这些显著的优势都使得t s v 2 t s v 功耗模型与3 d n o c 功耗分析 技术近年来成为热门的研究领域。 1 1 22 d 3 d 片上网络( n o c ) 兴起 随着集成电路设计规模成倍增长和半导体工艺技术的快速进步，集成电路设 计的复杂度也越来越高，由此模块化设计的方法逐渐被业界采用，这有效减少了 芯片的设计周期。举例说明，很多不同功能的芯片都包含处理器、d s p 模块、存 储器等等模块，而这些模块大多是同构的、可重用的，业界把这些模块叫做m ( i n t e l l e c t u a lp r o p e r t y ) 。复杂芯片开发过程中不必所有代码都自己写，只需完成自 己核心的模块再加上买来各种需要的将他们集成到一起，这种可重用的设计方 法大大提升了复杂芯片开发的效率，而且也减小了芯片的研发周期。 随着设计复杂度的增加，片上系统( s o c ) 也将集成更多的具有大容量嵌入式存 储器的i p 核( 如c p u 、d s p 、视频流处理器、高带宽输入输出设备) 以满足日益 增长的计算和处理需求。随着芯片复杂度提升i p 核也日益增加，这首先就使得连 接各m 的总线的结构变得非常复杂，而且各个复杂i p 之间的通信的控制也会变得 异常复杂，同时总线的通信效率也会降低，更重要的是i p 核的增多使得整个s o c 系统的功耗大大增加。 1i p 2i p 3 4 害善毒 b u s 毒害害害善 i p 5m 6口7口8邛1 9 图1 2 含有9 个m 的总线连接 片上网络n o c ( n e t w o r k o n c h i p ) 是- - 种针对多核s o c ( s y s t e mo nc h i p ) i 发计的 新型片上通信架构。它的出现正是为了解决上述的问题，它是通过用分组路由连 接各个p 核来实现片内通信的通信架构。 图1 3 包含9 个m 的2 dm e s h 结构的n o c 第一章绪论 3 相对于传统的基于总线的片上通信结构，n o c 的网络拓扑结构提供了良好的 可扩展性和并行通信能力，极大地提高了通信带宽；同时n o c 将b u s 结构中较长 的互连线变成了由交换开关之间互相连接的短连线，有效地缩短了互连线的长度， 进而消除了大量的总线功耗，并且参考了通讯协议中的分层思想，为从物理级到 应用级的全面功耗控制提供了可能，体现出更为良好的低功耗性能。 2 d 的m e s h 结构给多内核片上系统性能带来了很大提高，t i l e r a 于2 0 0 7 年 推出了基于2 dm e s hn o c 的6 4 核处理器，2 0 1 0 推出1 0 0 核的版本。但是和上 一节介绍的一样，近年来t s v 技术的出现和发展使i c 技术走向三维空间，该技术 同样也渗透到了n o c 领域，所以目前n o c 的研究热点也逐步向三维的n o c 方向 转移，下图是一个三层由2 7 个路由连接m e s h 结构的3 dn o c 的结构。 图1 42 7 核的3 dm e s h 结构 由上图可知采用三维结构后，相同数目的节点的n o c 能集成到更小面积的芯 片上去，除此之外，与2 d 的n o c 设计相比较，3 dn o c 使得2 d 结构中的全局。 长互连线的数量得到有效减少，使系统性能得到了进一步提升。其主要优点表现 在以下几个方面：( 1 ) 进一步缩短了全局互连线长度，因此芯片功耗也得以有效 降低1 3 ；( 2 ) 降低了延迟，提高了系统性能【4 】；( 3 ) 增加了封装密度，减小了芯片 面积；( 4 ) 为不同工艺的c m o s 混合芯片提供了互连方式【2 】。 本论文项目背景是基于国家自然科学基金项目“三维器件结构多内核处理器 互连低功耗技术 。 1 2 研究现状 t s v 技术不算一个新技术，早在2 0 0 7 年4 月，m m 宣布在制造环境中实现了 一种突破性的芯片堆叠技术，这种技术就是“穿透硅通道( t h r o u g hs i l i c o nv i a s ) 技术。2 0 1 0 年1 0 月，三星公司用3 d t s v 技术在4 0 纳米2 g bd d r 3d r a m 上搭 载了2 颗集成芯片，制作成了8 g bd d r 3r d i m m ( r e g i s t e r e dd u a li n l i n em e m o r y ) 产品并装设在客户商服务器上，完成产品测试。之前虽有应用3 d t s v 技术成功 4 t s v 功耗模型与3 d n o c 功耗分析 开发出产品的案例，但这是首次开发出真正能商用化的产品。3 dt s v 技术的规模 应用预计会在2 0 1 2 年实现，三星目前已经计划使用3 0 h m 工艺生产出拥有更高性 能和更低功耗的t s v 技术内存。台湾代工厂联电( u m c ) 于今年开始使用2 8 n m 新 工艺试产3 d 立体堆叠式芯片，并于2 0 1 2 年批量投产。联电c e o 孙世伟( s h i h - w e i s u n ) 表示，这种3 d 堆叠芯片使用了硅通孔( t s v ) 技术，是联电与日本尔必达、台 湾力成科技( p t i ) 共同研发完成的。这次三方合作汇聚了联电的制造技术、尔必达 的内存技术和力成的封装技术，并在3 di c 方案中整合了逻辑电路和d r a m 。 从上述的信息中可以发现目前t s v 技术虽然已经初步开始实现商业应用，但 是主要应用领域还局限于制造存储器方面，即使是下一步计划也仅限于将存储器 和处理器堆叠在一起并用t s v 相连，所以t s v 目前还没能成为一个成熟的技术被 灵活的运用到3 di c 中，其中的原因主要有几点：各种理论模型还不完善；t s v 技术还未标准化；设计的复杂性太高、集成组装和测试难度大；制作工艺复杂、 成本较高；散热困难等等。针对这些问题研究人员展开了大量的研究。 针对t s v 的研究目前主要集中在制造工艺研究、电学参数模型建立、多t s v 耦合分析、热效应分析、热引起硅应变效应造成的影响分析等等，本文目标是建 立单个t s v 的功耗模型，所以着重关注t s v 的电学参数模型建立和t s v 的电学 参数提取，针对该领域目前国内外研究人员进行了大量研究，i m e c 的研究人员 g u m p r a s a dk a t t i 等人通过解极坐标下的泊松方程等方式提取了单个t s v 的r l c 参数，并进行了仿真验证，仿真的结果的误差很小【5 j ；i o a n n i ss a v i d i s 也独立提取 出了t s v 的电感电容和电阻的封闭表达式【6 】；而l i o n e lc a d i x 等人则使用了 r e s p o n s es u r f a c em e t h o d o l o g y 方法来提取了t s v 的i 心电学参数 7 1 ；r o s h a n w e e r a s e k e r a 在其博士论文中建立了完整的t s v 电学模型并且考虑了多t s v 耦合 的情况【引，相关成果也发表在了i e e e 上 9 1 ；d a eh y u nk i m 等人对t s v 与t s v 间 的耦合进行了研究，耦合后计算值与仿真值对比误差大概为8 左右【1 0 1 。 3 dn o c 是近两年出现的新的概念，3 dn o c 结构里广泛采用了t s v 技术，虽 然目前还没有出现相关的实物芯片，但与之相关课题已经成为近来产学界研究的 热门领域。大量学者开始研究3 d n o c 的拓扑结构和3 d 路由结构，布局布线和时 钟网络分布、功耗模型分析与温度分布等等问题。 在n o c 拓扑和路由器结构方面，b r e t tf e e r o 在其论文中对各种结构的3 dn o c 进行了网络性能评估i l l j 【1 2 1 ，并通过对2 d 3 dm e s h 、s t a c k e dm e s h ，2 d 3 dt o m s 等结构进行对比，证明了3 dn o c 和2 dn o c 相比，具有更小的面积开销，更大的 吞吐量以及更低的互连延迟和功耗；宾夕法尼亚州立大学( p s u ) y u a n x i e 等人的 研究成果包括系统级仿真平台、路由器结构、多维映射、动态虚通道、布局布线 影响等多个重要方面；而d o n g k o o kp a r k 等人研究了2 d 3 dn o c 的路由器结构【l 引， 这使路由器的复杂度得到降低。布局布线方面，d p a r k 等人研究了布局布线对处 第一章绪论 5 理器和c a c h e 性能带来的影响【1 4 】；g u a n g y us u n 研究了多核架构下共享多路组相 联l 2c a c h e 的布局结构【1 5 】，在多层c a c h e 块和处理核之间分别采用了均匀分布 和基于核分布两种结构进行仿真，证明了了基于核的分布获得更好的性能。对于 延时和功耗，t h o m a sc a n h a ox u 等人分析了不同算法下共享二级缓存3 dm e s h n o c 的延时情况【1 6 】。对于3 dn o c 中的时钟分布，佐治亚理工学院的x i nz h a o 等 人提出了一种低功耗，低时钟偏差的3 d 时钟分布【l 刀；同时，台湾的c h i a o l i n g l u n g 等人提出了一种新型容错单元( f a u l t t o l e r a n tu n i t ) 来解决3 di c 中时钟树的 失效问题u 引。 国内自2 0 0 3 年开始就开展片上网络研究，但国内的研究中较重视n o c 设计 方法学，而且研究主要集中在2 d 的n o c ，对3 d 结构研究得很少，本文意在建 立t s v 的功耗模型后将其集成到多内核互连仿真平台o p n e c s i m 中，使其能支 持三维结构片上网络的功耗分析。 1 3 研究目标及主要工作 本论文的总体目标是分析t s v 的电学参数并提取出t s v 的功耗模型并验证， 然后将该功耗模型集成到仿真平台o p n e c s i m 中，使其支持3 dn o c 功耗仿真。 再用该平台仿真共享l 2c a c h e 的二维和三维n o c ，得出基于t s v 技术的3 dn o c ：j 的功耗降低情况。 论文的主要工作包括一下几方面： 1 分析t s v 的电学参数：首先是得到t s v 的等效电路模型，然后在分析其 中的各种电学参数，包括电阻、电感、氧化层电容、耗尽层电容等。 2 提取t s v 的功耗模型并用s i l v a c o 进行仿真验证，分析它各个电学参数对 功耗的影响得出t s v 的功耗模型，然后用仿真软件s i l v a c o 进行仿真验证， 再对误差进行说明。 3 分析3 dn o c 的功耗模型并将t s v 模型嵌入到仿真平台o p n e c s i m 中， 扩展其功能，使其支持3 dn o c 的功耗仿真，还要分析3 dn o c 中的交换 开关功耗、时钟树功耗、链路功耗。 4 用嵌入了t s v 功耗模型的o p n e c s i m 仿真共享l 2c a c h e 的二维和三维 3 dn o c 。分别分析共享l 2c a c h e 的2 dm e s h 、一层l 2c a c h e 的3 dn o c 、 两层l 2c a c h e 的3 dn o c ，对分析结果进行对比。 6 t s v 功耗模型与3 dn o c 功耗分析 1 4 文章结构 本文内容可分为六部分，章节安排如下： 第一章为绪论，首先介绍了三维集成电路和t s v 技术以及二维和三维的n o c ， 然后在此基础上介绍了该领域国内外发展和研究现状，最后对论文的研究内容和 基本结构做了说明； 第二章首先介绍了t s v 的结构，然后在此基础上得出了t s v 结构的等效电路 模型，最后分别提取了t s v 的各个电学参数，如电阻、电感、氧化层电容、耗尽 层电容等； 第三章讨论了上章中提取的各种参数对t s v 功耗的影响进而得出了t s v 的功 耗模型，然后介绍了仿真软件s i l v a c o ，最后详细说明了在该软件上进行t s v 的电 容仿真并对仿真和模型之间的误差进行了分析。 第四章建立了基于t s v 的3 dn o c 的功耗模型。先介绍了3 dn o c 的拓扑结 构和资源节点的结构，然后对三维片上网络的功耗进行了详细的分析，分别分析 了交换开关、时钟树和链路的功耗。 第五章将t s v 功耗模型嵌入到2 dn o c 仿真平台o p n e c s i m 中，使其能支 持3 d 的n o c 的功耗仿真。然后在该平台上对共享二级缓存的2 dn o c 和3 dn o c 进行功耗分析，最后对仿真结果进行对比分析。 最后总结了本文的工作，说明了论文的不足和需改进的地方并展望了相关领 域未来的发展。 第二章t s v 电学参数提取 7 第二章t s v 电学参数提取 2 1t s v 的结构 在过去的几年里，虽然学术界和工业界已经提出了多种制造t s v 的工艺，但 是目前仍没有一种被大家普遍接受而形成统一的工业标准 s l ，不过几乎所有人对 t s v 的结构都达成了一个共识，都认为t s v 有一个如图2 1 所示的结构，即把导 电效率更高的铜作为t s v 结构的填充金属，而保护圆柱形铜金属导线的环形绝缘 介质为s i 0 2 或者s i 3 n 4 ，在铜和s i 0 2 之间有一层t i n 作为粘附层，下图显示的粒 子束扫描电子显微镜观察到的实际t s v 结构。 图2 1 离子束扫描电子显微镜下的t s v 结构【7 1 由于t s v 结构中的t i n 层很薄，它的存在主要是为了减小漏电流，对整个t s v 结构的电学参数影响很小【8 l ，所以为了节省仿真器的计算时间，同时也能简化模型 和计算，在本文的讨论中不考虑t i n 所带来的影响。 那t s v 的简化结构如图2 2 所示，图2 2 中左图是t s v 结构的纵向切面图， 从图中可以看出本文中论述的t s v 结构是生长在p 型s i 衬底上的，t s v 通孔填充 金属用的是金属铜，而且金属周围的绝缘层用的是二氧化硅，图中的耗尽层并不 是在t s v 制作工艺过程中就形成的而是当t s v 加上电压后形成一个m o s 结构， 由于工作是m o s 结构中绝缘层两边的金属和半导体存在电压差，该电压差使得半 导体( 该结构中的p 型s i 衬底) 中形成的一个耗尽层，该耗尽层是随电压差动态 变化的，所以图中用虚线表示。 右图所示的是t s v 的横截面图，从图中可以看出t s v 通孔是一个圆柱形的结 构，最中间是圆柱型的铜金属，氧化层是一个空心的圆柱体结构，它中间包含着 整个圆柱形的铜导线，整个结构是在p 型衬底上形成的，在t s v 工作时会在衬底 上形成一个动态的空心圆柱体耗尽层，该层的大小随着t s v 金属上的电压大小变 化( 这里认为衬底接地，电势恒定为零) 。由于它的结构较为特殊，所以描述t s v 结构采用的是柱坐标，即在纵截面上用直角坐标，而在横截面上用极坐标。 t s v 功耗模型与3 dn o c 功耗分析 瓣 d e p l e t i o n 獭 s i 0 2 囊 c o p p e r p s l s u b s t r a l e 2 2 等效电路模型 要想对该t s v 结构进行建模和仿真，首先要抽象出它的等效电路图，根据t s v 的结构可假设出的各个参数并建立t s v 的等效电路模型，如下图所示： c s l 厂 厂 g s i | 卜口j 鳓 d e p l e t i o n s i 0 2 c o p p e r 黼 c o x 瓣 f l p s i s u b s t r a t e 第二章t s v 电学参数提取 9 别用g 和q ，表示，并联后再与氧化层电容以及耗尽层电容串联。很明显它们的大 小和衬底的掺杂浓度、两边的偏压有关。 虽然金属铜的电导率很高但是仍然会存在着电阻，并且导线上也会有电感， 分别用r 和l 表示，它们与t s v 横截面积、t s v 的长度有关系，加上这两个参数 就可以的到一个完整的t s v 等效电路了，如图2 4 所示： 图2 4 t s v 的等效电路图 为便于后面讨论将各个参数总结如下：r 是t s v 导线的电阻，l 为该导线上 的电感，c 0 为氧化层电容，g 为硅衬底寄生电容，瓯为硅衬底寄生电导，为 耗尽层电容。 参考文献2 1 】【2 2 1 中讨论二维的m o s 结构时并没有考虑衬底寄生电容，而且t s v 的衬底寄生电容也与工艺过程和t s v 分布结构有关，为了简化仿真和建模，本文 中也不考虑衬底寄生电容。 2 3 电学参数提取 从结构上可以看出三维t s v 结构和二维的互联结构有很大的不同，并且多了 一些寄生参数，而且由于结构的不同导致参数的计算公式也有本质区别。下面就 逐个分析各个参数的计算公式。 2 3 1 通孔电阻 t s v 的电阻r 只与t s v 的半径和长度以及t s v 填充金属的电导率有关，通 用单位长度电阻的计算公式为： r = p l s ( 2 1 ) 其中p 为金属的电导率，为金属导线的长度，s 为金属的横截面积。所以很 容易得到t s v 通孔导线( 圆柱形导线) 电阻的计算公式： l o t s v 功耗模型与3 dn o c 功耗分析 r r s v _ d c = 筹产 ( 2 2 ) 其中，p 为铜的电导率为1 7 2 x1 0 罐q m ，k y 表示t s v 通孔的长度，如列 是铜导线的半径。 上面讨论的基础是：认为导线电阻是线性的和不变的。对于大多数情况确实 如此，但是在高频下会出现一种额外的现象趋肤效应f 1 9 l ，即高频电流倾向于主 要在导体的表面流动，其电流密度随导体的深度而呈指数下降。这种效应使得导 线电阻变成与频率有关，趋肤深度6 定义为电流下降为e - 1 时所处的深度，并由下 式给出： 6 = p ，r f p ( 2 3 ) 式中，厂为信号的频率，p 为周围电介质的介电常数( 一般情况下等于真空 的介电常数，即j “= 4 万1 0 4 h m ) 。对于铝在1 g h z 是的趋肤深度是2 6 z m ，而 铜在1 g h z 的趋肤深度为2 0 8j l l 优。 可以认为在计算低频率或直流的t s v 电阻时计算公式是式2 2 ，但在计算高 频时即6 兄删时，则需要用公式2 _ 4 ，此时计算电阻需要考虑趋肤效应带来的 影响【2 0 】，电阻正比于信号频率的平方根。 力。币i 瓦pj 丽去摇c 2 4 ， 其中p 和p 分别为导体的电导率和磁导率，如删为t s v 中填充金属半径。综 上所述可以得出t s v 导线电阻的计算公式为： j j c = r r s v - o c , f - f 8 磊 ( 2 5 ) 磊 。 其中石= p l l m r ：删，五为刚好使得趋附深度等于t s v 半径时所加信号的频 率。当t s v 工作在高频率时必须要考虑趋肤效应对电阻带来的影响。铜的电阻率 为1 6 8 艘m ，直径为5 t m ，氧化层厚度为l o o n m 的t s v 趋肤深度等于半径的 工作频率为7 3 8 m h z ；直径为2p 册，氧化层厚度为10 0 n m 的t s v 趋肤深度等于半 径的工作频率是4 7 1 g h z 。显然，半径越大导致趋肤效应的开启频率越小。 2 3 2 电感 孤立t s v 的电感和t s v 的几何尺寸有关，是t s v 的半径、长度以及金属的 磁导率的函数。根据参考文献可知【5 1 ，它可以利用下列经验公式计算表达式来计算。 三= 丢箬 2 三娜三刀( 三兰1 2 二乒 + ( r 巧y 一厢) c 2 石， 其中o 是真空磁导系数4 万1 0 7 h m ，是t s v 通孔的半径，k 矿是t s v 第二章t s v 电学参数提取 的长度。这里为了简化只给出了孤立t s v 的电感计算公式，在实际结构中可能需 要考虑t s v 间的耦合电感。 2 3 3 氧化层电容 t s v 的寄生电容实际上还是m o s 电容的结构，只不过这里接触面不再是平面 而变成了一个圆柱面。可以想象该电容是构成t s v 功耗的重要参数，所以本部分 尽可能地对其进行详细分析。但在分析t s v 结构之前，先讨论一下普通的双端 m o s 结构，结构如下图所示： s 似 耗尽层 t o x金属 ；：蓐簿歪蟊蓐玷；甚j ；：；：蓐：；：；：；：； j 互立i 童j 生王i 童：生王i 童：0 三三童二三0 互| 三1 0 1 半导体 绝缘体 图2 5 普通的m o s 电容结构 上图中的金属可以是铝、铜或者其它金属，通常情况下是在氧化物上面淀积一 高电导率的多晶硅；然而是金属一词通常被沿用下来【2 1 1 。图中的参数0 是氧化层 厚度，是氧化层介电常数。m o s 结构的物理性质和简单的平行板电容器原理类 似。以p 型衬底的m o s 电容为例，如图下所示。 o 图2 6m o s 电容与平行板电容 相对于半导体衬底，给上面的金属栅施加负电压，则负电荷将出现在上面的 金属板上，从而在其方向上产生了一个电场，如果电场穿入半导体，作为多子的 空穴就会被推向氧化物半导体的表面。若施加在极间的电压被反向，这时电荷出 现在上面的金属板上，随之产生的电场方向与前面讨论的相反。这种情况下，电 场穿入半导体，作为多子的空穴就会被电场推离氧化物半导体界面。空穴被推离 界面，由于存在不能移动且离化的受主原子，就形成了一个负的空间电荷区。耗 尽层中的负电荷与m o s 电容“下极板 上的负电荷相互对应。 1 2 t s v 功耗模型与3 dn o c 功耗分析 氧化层电容与平行板电容类似，它的计算公式如下，且由于氧化层的厚度是 一定的，所以该电容是一个常数【2 1 】： c o = 考。髻，d o ( 2 - 7 ) 如前一节所述，t s v 其实也是一个m o s 结构，只是它不在是平面的而是柱面 的平行板电容。如下图所示： 负极 图2 7t s v 相当于弧形的平行板电容 普通的m o s 电容是在笛卡尔的直角坐标系中解泊松方程得到的，而要想计算 t s v 氧化层电容，需在柱坐标系下解半径方向的一维泊松方程5 1 ，只需在半径方向 解一维的泊松仿真即可，而z 方向中和外部的都可以暂不考虑，则以p 型硅为 衬底的一维泊松方程为： 三昙一譬1 ：盟 ( 2 8 )一一i ，二l = 二一二 f 2 - 8 1 ，加l 务 毛 g 是电子的电量，m 是p 一型硅衬底的掺杂浓度，是硅的介电常数。这里假 设耗尽层边界处的电势和电场为零，则边界条件为： 1 f ，k = o ( 2 9 ) = 詈妒o 这种处理方式叫部分耗尽层近似，它认为在s i s i 0 2 的界面附近区域 如 ， 范围是一个耗尽区域，而r 的p 型硅衬底中是电中性的区域。 根据以上的方程和边界条件再加上t s v 中与计算电容相关的的一些参数就可 以解得t s v 氧化层电容的计算公式，它也是m o s 结构的积累电容： q 2 磊2 f f e o 写x l 纽, 砌( 皇) p “， 第二章t s v 电学参数提取 2 3 4 耗尽层电容 与平面m o s 结构一样，t s v 结构两边随着所加电压的降低耗尽层电容也会开 始起作用。先介绍平面结构，以p 型衬底为例，给金属板加负电压时，p 型衬底 m o s 电容的能带图如图2 8 ( a ) 所示【2 ，在氧化物半导体界面处价带边缘接近于 费米能级，这表明在该处存在空穴的堆积。半导体便面比体内表现得更具“p 型 结构的特点。由于m o s 系统处于热平衡状态且没有通过氧化层的电流，这使得半 导体中的费米能级为一个常数。 图( b ) 显示了栅极加正电压后的m o s 系统的能带图。导带和价带边缘发生 了弯曲，这表明存在着一个类似于p n 结中的空间电荷区。导带和本征费米能级均 向费米能级靠近产生空间电荷区。 如果对m o s 电容器的金属板施加更大的正电压时，则产生的电场和相应的 m o s 电容器的正负电荷都有所增加。m o s 电容中负电荷的增多表示更大的空间电 荷区以及能带弯曲度的增大，( c ) 图说明了这种情况。表面处的本征费米能级低 于费米能级；从而，导带比价带更接近费米能级。该结果表明了与氧化物半导体 界面相邻的半导体表面呈现出n 型半导体的特点。通过施加足够大的正栅极电压， 半导体表面已经从p 型转化成了n 型，从而产生了氧化物半导体界面处的电子反 型层。 图2 8m i s 结构加负栅压，加小正栅压，加大正栅压时能带图 将上述的各种情况进行细分，m i s 结构工作在以下5 种状态，施加的不同电 压决定了它该处于哪个状态1 2 引。 多数载流子堆积状态：表面电势低于体内，则表面电子能量高于体内，表面 处能带向上弯曲，且当表面电势越负，能带在表面处向上弯曲得越厉害，表面空 穴浓度也急剧增长。 平带状态：能带不发生弯曲，表面空穴浓度等于体内空穴浓度。 耗尽状态：当外加电压为正，但其大小还不足以使得表面处禁带中央能量e 弯 曲到费米能级以下时，表面不会出现反型，空间电荷区处于空穴耗尽状态。对于 1 4 t s v 功耗模型与3 dn o c 功耗分析 耗尽状态，可以用“耗尽层近似来处理，即假设空间电荷层的空穴都已经全部 耗尽，电荷全有已电离的受主杂质构成。 反型状态：随着外加电压的进一步增大，表面处禁带中央能值e 可以下降到 所以下，即出现反型层。反型状态又分为强反型和弱反型，以表面处少数载流子 浓度是否超过体内多数载流子浓度为标志来决定。一旦出现强反型，表面耗尽层 宽度就达到一个极大值，不在随外加电压增大而增大了，这是因为反型层中的积 累电子屏蔽了外电场的作用。 深耗尽状态【捌：以上几个状态都是空间电荷层的平衡状态，都是假设金属与 半导体所加的电压不变，或者变化速率很慢可以使得表面空间电荷区中载流子浓 度变化能跟上外加偏压变化的状态。但是存在另一种情况，假设是p 型掺杂半导 体，当金属与半导体间加一脉冲信号或高频正弦波信号而形成的正电压时，由于 空间电荷层内的少数载流子的产生速率赶不上电压变化，所以反型层来不及建立， 只能靠耗尽向半导体内扩展产生大量受主负电荷来继续满足电中性条件。所以在 这种情况下耗尽层的宽度可以很大而不局限与最大耗尽层，甚至会远远大于强反 型时的最大耗尽层宽度，其具体的宽度和所加高频电压的幅度成正比，这种状态 就叫深耗尽状态。深耗尽状态的出现是由于在加了快速增长的偏压，此时虽然半 导体表面层达到耗尽，但是其中的少数载流子还来不及产生所以只能不断扩展空 间电荷区，而空间电荷层中只存在杂质电离所形成的空间电荷，所以“耗尽层近 似 仍然适用于这种状态，但是在此状态下耗尽层宽度已不存在极限。平面m o s 电容的c v 曲线如下图所示瞄j 。 “他v o t r ) - o t , 岣 图2 9 二维m o s 电容的c - v 曲线 第二章t s v 电学参数提取 从上图中可以看出随着电压的变化，若m o s 电容不在工作在多子堆积状态时， 就会有耗尽层出现，那么就必须要考虑耗尽层电容了。柱面的m o s 电容同样和平 面有类似的情况，耗尽层电容大小是跟氧化层厚度、t s v 的长度、以及衬底的介 电常数和耗尽层的宽度是有关系的。因为耗尽层的宽度是随着t s v 上电压变化的， 即是随电压变化的【5 】，从下表达式中可以看出。 2 菊 沼 砌i 口旦i 一7 lr “ 这里也给出了最大耗尽层时的计算公式，同时也是为了简化计算，在此只计 算在耗尽区半径达到最大值时对应的最小耗尽层电容c 乙曲。其中岛是硅衬底的 介电常数，为耗尽层的半径。并且设最大耗尽层半径为一，最大耗尽层电 容计算公式如下： cdepmia=阳2k6sjlt”in-aepm。 亿 l l l 如 其中屯一是最大耗尽层的宽度，它可以由下式求得： 一= ( 2 1 4 ) 其中吆为本征费米能级与费米能级之间的势垒高度a 其计算公式是2 - 1 4 式， 其中k 为阈值电压，m 为受主杂质浓度，刀f 为本征载流子浓度。 却争 c 寸， 2 2 5 衬底寄生电导 衬底寄生电导是客观存在的衬底漏电流的表现形式，无论氧化层有多厚理论 上该结构都会有漏电流，根据参考文献【7 1 ，它具有一个对数的形式，如下： 瓯= a n u ) + b ( 2 - 1 6 ) 而且很明显它与t s v 的半径、t s v 的长度、硅衬底的电导率有关。研究人员 用r e s p o n s es u r f a c em e t h o d o l o g y ( r s m ) 方法逐个研究各个参数，可以预见该方法 研究得到的结果会具有以下形式： = + q 葺+ # + 靠， (217)ya o 1 7 ) 2 + 乙q 葺+ 乙对+ 乙己靠， ( 2 i = 1i = 1t 卜 第三章t s v 功耗模型建立与仿真 2 9 t s v 的电容模型，但是从上段分析中可知模型仍然存在1 0 左右的误差，造成误 差的原因有可能是多方面的，这里给出两种可能，也是迸一步改进该模型的工作 方向。耗尽层近似有可能会带来的误差；而没有考虑衬底寄生电容也是可能原因 之一，针对该电容目前还没有相关论文进行讨论，原因可能是目前t s v 工艺过程 和分布结构还没有统一。 3 0 t s v 功耗模型与3 dn o c 功耗分析 第四章基于t s v 的三维n o c 的功耗模型 3 1 第四章基于t s v 结构的三维n o c 的功耗模型 4 1 片上网络的结构 正如第一章介绍，集成电路规模越来越大使得每个芯片上集成的i p 越来越多， 照这样的发展速度传统的总线结构很难满足各个i p 之间的高效通信，由此片上网 络的概念应运而生。片上网络的思想借鉴了大规模并行计算机网络的体系结构， 将多个处理单元或i p 核集成到一块单芯片内，所以又可以将片上网络定义成在单 一芯片上集成了基于网络通讯多处理单元的系统。本章在研究三维片上网络的同 时也对二维的片上网络进行介绍，因为三维片上网络是在二维的基础上发展起来 的。无论是二维的还是三维的n o c ，片上网络体系结构都可以简单地从网络拓扑 结构、片上网络资源以及交换节点三个方面来描述，下面逐个进行介绍。 4 1 1 拓扑结构 n o c 的拓扑结构指的是片上网络中的通信节点在芯片内部的分布情况以及相 互连接方式。由于系统性能需求和节点i p 的尺寸以及位置都存在着差异，这就需 要根据不同系统的特点选取不