（微电子学与固体电子学专业论文）soc芯片的低功耗设计.pdf

a b s t r a c t a st h em o b i l ea p p l i c a t i o ng e t t i n gw i d e s p r e a da n dt h ed e m a n df o rl o wp o w e r b e c o m em o r ec r i t i c a l ，i ti sn o wav e r yi m p o r t a n ti s s u et os a v et h ep o w e ro fai c s t a r t i n gf r o mt h ep r i n c i p l eo fp o w e rd i s s i p a t i o n ，t h es o r j c e $ o fd y n a m i ca n ds t a f i cp o w e r d i s s i p a t i o nw e r ea n a l y z e di nt h et h e s i s t h ei cd e s i g nm e t h o d sc a l lb ec a t e g o r i z e di n t os y s t e m l e v e l , a l g o r i t h ml e v e l ，a r c h i t e c t u r el e v e l ，c i r c u i ta n dg a t el e v e l ，t e c h n o l o g ya n dd e v i c el e v e lb a s e d o nd i f f e r e n ta b s t r a c tl e v e l i ne a c hl e v e l ，v a r i o u sl o wp o w e rd e s i g nm e t h o d sw e r cs t u d i e da n d s u m m a r i z e di n t oat a b l e a l s ot h ei n f l u e n c e s0 1 1d e s i g nf l o wo fl o wp o w e rd e s i g nm e t h o d sw e i e d i s c u s s e d a tl a s t , a f t e rc a r e f u l l yt r a d eo f fa m o n g c o s t ，c o m p l e x i t ya n ds u p p o r to fd e s i g n ，as e to f l o wp o w e rd e s i g nm e t h o d sw e r ea p p l i e dt oap o r t a b l em u l t i m e d i ap r o c e s s i n gs o c t h et e s tr e s u l t o fs a m p l e ss h o w e dt h a tt h es t a t i ca n dd y n a m i cp o w e ro ft h i sm u l t i m e d i as o cw e r eq u i t el o w t h e g o a l so f t h el o wp o w e rd e s i g nm e t h o d sa p p l i e do nt h ed e s i g nh a da c h i e v e d k e yw o r d s ：l o wp o w e r s o c s o c 一占儿的低功耗改计 1 引言 随着诸如手机、便携式媒体播放器、笔记本电脑等移动应用的日益普及，习 惯了移动设备带来的便利的人们总是希望在获得越来越多的功能与越来越强的 处理能力的同时，移动设备能够越来越轻薄，电池充电的频度越来越低。但当今 的电池技术并没能随着移动设备功能与性能的飞速增长而同步发展，而事实上正 如n o k i a 首席技术官所说的那样，由于用户对产品功能与体积的要求，使得移动 应用中的功耗问题，是一个即使使用燃料电池或其他电池替代方案也无法解决的 难题。所以如何有效的降低移动设备的功耗变得越来越重要。 同时随着集成电路工艺技术的发展，在同尺寸的硅片上集成了越来越多的器 件，超大规模的s o c 越来越普及，功能、处理能力( 工作频率) 也不断增加， 芯片的功率密度也随之不断升高。而功率密度总是有限的，不可能无限制的增加， 过高的功率密度会给器件可靠性带来很大的问题，一般认为相同条件下芯片的工 作温度每升高1 0 一2 0 ，芯片的失效率就会增加一倍。而全球性的能源危机也 使得如何有效的节能成为不可忽略的经济与社会问题。 所以，即使对于非移动应用，降低功耗也同样重要。集成电路的功耗问题在 2 0 0 5 年i t r s 的报告中也成为了集成电路最重要的挑战之一，并且正从电路性能 驱动的动态功耗问题，向着多种复杂因素决定的漏电问题转变。 作为集成电路设计的焦点之一的s o c ，现正在各种应用中扮演着重要的角 色。为了实现系统应用的低功耗，必须在s o c 的设计过程中将功耗作为与性能、 面积同等重要的因素加以约束与优化，这势必对s o c 的设计方法、流程产生重 要的影响。 本文从集成电路的功耗原理分析出发，研究了各个设计层面上低功耗的设计 方法；并结合产品设计的实际情况，在一多媒体s o c 设计中加以应用，最终进 行了功耗相关的测试与分析。 s o c ，占j ：的低j j j 耗垃 图1c m o s 动态开关功耗及电容负载示意国 当输入端由v d d 变为o 时，p m o s 管将负载电容c l 充电至v d d ，输出端v o u t 由0 变为v b d 。在此过程中，从电源吸取的能量为： e = y p ( , ) 口i t 影o o f i o oo 协；广z d = c t 2 而输出端达到稳态后，负载电容上存储的能量则为： e 。一lp 蛆p 脚t = p 。i c 口p b 一fc p a v 一与c o f， 1 00 0 - 即有一半的能量在这一过程中直接消耗了，而另一半则存储在负载电容上。而当 输入端再由0 变为v d d 时，存储在负载电容上的能量也将被泄放掉。 当该非门以，的频率翻转时，其功耗为： 由于在整个电路中的某个节点并不是在每个时钟周期内都发生0 1 的翻车 ，可 以以a 表示每一周期内节点的平均开关几率，则对于工作于，的同步电路酌动态 开关功耗可以表示为： p 。一c 毋c 。y j 除了在上述逻辑门输出节点稳定状态变化时会产生动态开关功耗外，即使逻 辑门输出状态不发生变化，但当输入发生变化时其内部节点的翻转也会产生动态 开关功耗。如图2 中所示的或非门的内部节点，当v b 保持为1 ，v a 由1 变为o s o c ，匕的低功耗改 冲的时间约为上升时间的1 4 ，并且假定上黼肌警一警则动态 短路功耗约为： 一一k 三2 厂一去筋2 同时，动态短路功耗与动态开关功耗几乎同时产生，对整个电路而言，其也 是时钟频率，与平均开关几率a 的函数。由此可将电路动态功耗统一表示为： p d n 。；p 。_ 。日“；+ p | h t c m = k a f c l v d d 2 其中k 大约为1 1 ，其最小值不得小于1 o 。 2 3 静态漏电流功耗 静态漏电流功耗是当电路处于静态( 电路各节点状态确定而静止) 时，由于 电路固有的漏电流而产生的功耗。如图3 所示，静态漏电流功耗主要由三部分组 成：处于关闭状态晶体管的亚阈值电流，。、处于反偏状态的p n 结漏电流，。 和栅氧隧道电流，畔 s o c ，出儿的低功耗改计 晶体管的亚阈值电流可表示为： 小小x p 【掣 显然对于处于关闭状态的晶体管，当阈值电压v 。减小或温度上升时，亚闽值电 流呈指数上升。并且在同样的工艺节点，不同工艺制程的亚阂值电流也有很大的 差异。如在o 1 3 u m 工艺节点，对于高性能( h p ) 、低工作功耗( l o p ) 及低待 机功耗( 璐t p ) 三种工艺制程，其n m o s 晶体管在典型工作电压下、关闭状态 亚闽值电流密度分别约为1 0r u v u m 、1 0 0 p u m 及1 p a ，u m 。 反偏p n 结漏电流可表示为： ，一吐p ) 其与亚闽值电流一样，随温度上升而指数增加，反向饱和电流，。与p n 结浓度相 关并p n 结面积成正比。在c m o s 集成电路中，存在着多种不同的反偏p n 结， 如p 衬底与n 阱、p 衬底与n 有源区、p 有源区与n 阱等。而有源区与相应的 衬底或阱之间，又由纵向的反偏p n 结漏电流和表面横向的反偏p n 结漏电流 ( g a t e1 1 1 d u c c dd r a i nl e a k a g e ) 组成，其为c m o s 反偏p n 结漏电流的主要贡献 者。 栅氧隧道电流在传统工艺中很小一般可忽略，但随着工艺技术的发展 ( ( 1 0 0 衄) ，当有效氧化层厚度( e ( ) t ) 越来越薄时，栅氧隧道电流就越辣越不 容忽视。此时的栅氧隧道电流不仅存在于处于关闭状态的晶体管的栅与漏交叠的 区域( e d g cd i r e c tt u 曲e l i n g ) ，还存在于处于导通状态的晶体管的栅与沟道之间 ( g a t ed i r c c tt u 加e l i i l g ) ，且往往后者更为显著。根据m t s 的报告，在高性能 6 5 n m 工艺中，e o t 仅为1 1 n m ，极限栅氧隧道电流密度甚至达到了8 0 0 a 啪2 。 整体而言，对于当前国内主流的0 1 8 u m 、o 1 3 u m 工艺节点，电路的蔗净态漏 电流功耗主要与关闭状态晶体管的亚阈值电流相关。 2 4 静态偏置功耗 在c m o s 工艺中，某些逻辑形式的电路存在静态偏置功耗。如p s e u d o n m o s 电路，由于其中的p m o s 作为负载一直处于常导通状态，当任一组n m o s 网络 道通时，即存在电源到地的直流通路。 s o c 芯的低助l e 垃i r 此外，c m o s 逻辑电路输入端的不满幅输入也会导致电路存在静态偏置功 耗。这种情况不仅存在不同电源电压电路的接口上，而也会由于传输管的阈值损 失造成逻辑门的输入信号不满幅。 c m o s 工艺中逻辑电路的静态偏置功耗，是可预见并可通过采用合适的逻辑 设计而避免的，所以不是静态功耗的主要优化方向。当然，在s o c 中往往存在 相当数量的模拟电路，其在工作时的直流偏置也会带来静态偏置功耗，此部分功 耗往往难以避免。如何实现低功耗的模拟电路，不在本文的讨论范围内。 2 5 小结 根据以上对集成电路功耗产生原理的分析，对于电路功耗的优化往往可以从 多个方面着手进行。例如对于动态开关功耗，工作电压、负载电容以及电路工作 频率都是可以优化的因素。但是，这些参数并不是完全相互独立的，对其的优化 也不能独立进行，而要全面考虑对其他相关因素的影响，权衡功耗、性能、成本 等多方面的约束条件，结合集成电路设计流程进行优化。 s o c 芯 的低功耗设计 3 低功耗设计方法 近年，在低功耗应用需求的不断促进下，低功耗集成电路设计方法也得到了 较快的发展。不同的低功耗设计方法，分别针对静态或动态功耗进行优化。 从上文对动态功耗产生原理的分析可知，对于动态功耗的优化可从电源电 压、负载电容以及电路翻转率( a c t j v i t y ) 几个方面进行。然而这三个因素并不是 相互独立的，并受到电路性能、电路面积( 成本) 等多方面的约束。 对于静态功耗的优化方法往往主要针对静态漏电流功耗进行优化。随着集成 电路工艺技术的发展，动态功耗与静态功耗占电路总功耗的比例正逐渐发生变 化。一般认为线宽小于0 1 8 u m 的工艺，其静态漏电流功耗就不可忽略，工艺线 宽更小，静态漏电流功耗所占的比例也逐渐增高。例如，同样对于w i - ：3 、以 1 0 0 m h z 进行开关的n m o s 器件，在o 1 3 u m 高性能工艺中，其动态功耗约为 3 5 1 0 4 w ，静态功耗约为5 6 1 0 - 9 w ，而在6 5 衄高性能工艺中，其动态功耗降 低至约5 2 1 0 4 w ，静态功耗则上升至约5 3 1 0 r 8 w 。并且由于移动应用往往要 求待机功耗低，所以对电路的静态功耗也提出了更高的要求。由此对于低功耗设 计方法的重点也正由动态功耗的优化转向静态功耗的优化。 现代的集成电路设计根据抽象层次的不同，由高至低可以分为系统级、算法 级、架构级、电路门级以及工艺器件级五个层次。与之对应，集成电路的低 功耗设计方法也可相应分层，每个层次的方法以及功耗估算模型各不相同，其能 达到的优化效果也有所不同。一般认为越低层次的功耗估算的越准确，而越高层 次的优化其所获得的功耗降低幅度也越大。图4 给出了各层次功耗优化的相对效 率。 s o c 芯儿的低j j j 耗啦计 低，在优化功耗时也可同时优化信号延时。当然，这种设计方法对于全局的连线 较为有效，由于在设计中需要通过额外的过孔( v i a ) 才能将信号连至上层金属， 其在增加了阻抗的同时也增加了寄生电容，所以对于局部较短的连线并不适用。 同时，尽可能的缩短高频信号的连线长度，也是有效降低动态功耗的方法。 虽然目前的e d a 工具在自动布局布线过程中，对于功耗也有较多的考虑， 但一般而言( 局部) 手工的布线，在优化效果上会更加明显。当然付出的代价就 是大量的设计工作量与较长的设计周期。 此外，在单元库的设计中，优化晶体管栅、有源区以及连线的版图，也可以 有效降低寄生电容。 3 2 电路门级低功耗设计方法 3 2 1 电源电压优化 3 2 1 1 降低电源电压 在电路门级，首先可以对电源进行低功耗优化，由于所有的功耗来源都与 电源电压直接相关，特别在动态开关功耗中电源电压为二次方的因素，所以降低 电源电压，可以同时降低电路的动态与静态功耗，尤其可降低动态开关功耗。 在u l p ( u l t r al o wp o w e rc m o s ) 电路中，理论上电源电压只要略微的大 于2 倍的晶体管阈值，电路即可工作。虽然有少数电路采用了这种方式，但由于 一方面在工艺制造中难以精确控制阈值，另一方面晶体管阈值受温度影响较大， u l p 无法广泛应用。 在晶体管阈值电压保持不变时，降低电源电压在降低电路功耗的同时，也将 增加电路延时，从而影响电路的性能。在仅仅考虑一阶效应时，电路延时可表示 为： 弘警。参 由上式可知，而且当电源电压接近与c m o s 电路晶体管阈值之和时，电足名延时 将快速增加。 但当晶体管的沟道长度小于1 u r n ，将在高电场下载流子迁移率饱和的团素考 s o c 。占h 的低功耗改计 电路则工作于较低的电源电压的设计中。 多电源电压设计的难点在于芯片中不同电源的分布、不同电源供电电路之间 的接口也要插入特别设计的电平转换电路，同时多种电源也增加了电路时序验证 的复杂度。 在可变电源电压电路中，电源电压根据电路的工作的需求动态的进行调节， 在电源电压调节的同时往往对应调节电路的时钟频率，以满足不同电路性能与功 耗的需要。c r u s o e 处理器就主要通过采用此技术，实现了超低功耗，成为其产品 的主要特色。 可变电源电压在理论上，可以非常好的解决电路性能与功耗间的矛盾，但其 在设计实现上存在着较大的难度。首先，由于电源控制电路的时间常数一般比较 大，电源电压的改变往往需要经过较长的时间；其次，当电源电压变化时，电路 时钟必须与电路速度同步变化，这在实现上需要通过设计精确快速的闭环控制电 路才能实现。在c m s o e 处理器中，当处理器利用率不足时即下调电源电压，并 通过一个关键路径的等效电路来估算当电源电压下调时对电路延时的影响，最终 反馈至p l l 将电路时钟频率同步下调至一个新的状态。 3 2 2 逻辑电路形式 在电路门级的设计方法中，实现逻辑功能的电路形式是多种多样的，如静 态电路或动态电路：同步电路或异步电路等。不同的电路形式在电路功耗方面的 特性也有着较为显著的区别。 3 2 2 1 动态电路与静态电路 与静态电路中节点的状态通过直接到电源或地的直接通路( 处于导通状态的 晶体管) 来保持不同，动态电路节点状态在一段时间内与电源或地没有直接通路， 而是靠节点电容中的电荷来保持。其时钟周期分为预充、运算两部分，在预充周 期内，电路输出节点被充电至电源电压，而在运算周期内如果相应的逻辑功能应 输出为低，则通过n m o s 网络将输出节点的电荷泄放。 从原理上看，动态电路在低功耗方面有着一些先天的优势。由于逻辑运算通 过n m 0 s 网络实现，而静态电路中的p m o s 网络可以仅由一个预充器件替代， 一般而言相同逻辑功能的动态电路的规模要小于静态逻辑，而较小的电路走现模也 使得电路节点的负载电容较小，从而降低了动态功 x s o c 芯，；的低功耗设计 作电压。此外，由于电路时钟周期分为预充、运算两部分，自然不存在动态短路 功耗，并且对每个电路节点而言，在一个时钟周期内至多有一次状态变化，不存 在静态电路中常见的状态转换过程中无用的翻转与毛刺，也降低了电路的动态功 耗。 然而在实际应用中，动态电路在功耗方面也有着明显的缺陷。动态电路中所 有的预充管都必须由一个时钟信号驱动，这使得其时钟网络分布较为密集：并且 预充时钟还是电路中频率最高的信号，由此给电路带来大量的功耗。动态电路所 有的节点在每个时钟周期内都会被预充，所以电路的平均开关几率要大于静态电 路。此外，在静态功耗上，由于动态电路必须靠预充来保持电路中的1 状态，所 以其时钟无法停止，不能进入休眠模式，原理上无法实现较低的静态功耗。 由于动态电路在功耗上相对静态电路的优点，也可以通过一定的设计方法在 静态电路中加以避免( 如通过信号门控减少、消除无用翻转与毛刺等) ，而动态 电路相应的缺点却难以解决。所以目前大部分电路的逻辑形式采取了静态逻辑， 而动态逻辑仅在某些特定的电路中被采用，如在p l 中采用动态逻辑可以显著 减少负载电容，使电路功耗降低并可工作于更高的频率。 3 2 2 2 传输门逻辑与互补逻辑 传输门逻辑较普通互补逻辑的最大优势是电路规模较小，如最少仅仅两个晶 体管就可实现异或门逻辑，而异或门在大多数的运算电路中被大量使用；其他诸 如多路选择器、寄存器等逻辑都可使用传输门逻辑较为精简的实现。较小的电路 规模使得整体电路的负载电容较小，从而动态功耗较低。 同样，不可避免的传输门逻辑也有其缺陷。单管的传输门逻辑的电平传输能 力不对称，存在阈值电压损失。如使用n m o s 传输高电平，在输出端高龟平将 比电源电压小一个v t ，如果此输出驱动一个p m o s 的栅，将带来静态功耗。单 管传输门的阈值电压损失也使电流驱动能力不对称，从而使电路工作速度降低， 也使得最低工作电压收到限制。虽然可以使用一对n m o s 、p m o s 并联的互补 传输门来解决阈值电压损失的问题，但由于互补传输门不仅增加了传输管，而且 也需要增加产生互补输入信号的电路，这使得传输门逻辑的电路规模小的优势大 打折扣。此外，在版图设计上，由于并不都可以共享源、漏端，这使得传输门逻 辑的寄生结电容较大。 这些因素使得纯传输门逻辑在实际运用中不多，而是部分的应用于单元库设 计中，如多路选择器、寄存器等，并以较多的以互补传输门逻辑的形式出现。 s o c 芯 的低功耗垃计 3 2 2 3 异步电路与同步电路 异步电路与同步电路最显著的区别是，同步电路使用全局的时钟来同步电路 的工作，而异步电路则是通过握手电路来同步。 异步电路在功耗方面的特点可以归结为“避免浪费”。首先，在同步电路中， 时钟信号本身不包含任何的信息，因此其在时钟网络上消耗的大量功耗在某种程 度上可以认为被浪费了，而相比之下异步电路就不存在这一问题。其次，异步逻 辑电路中的信号经过完全译码，不存在同步电路状态转换过程中的毛刺，降低了 动态功耗。再次，由于没有时钟，当输入信号没有变化时异步电路处于静止状态， 可以说异步电路天生就具有休眠的机能。 虽然异步电路在理论上是非常好的低功耗逻辑电路形式，但不可避免的，其 相比同步电路也有其缺点。异步电路中的握手电路与完全译码逻辑使得电路的规 模较大，由此增加了电路面积与功耗。此外，与同步电路相类似，用于电路同步 的握手电路本身对电路功能每有帮助，握手电路的功耗也是浪费的，虽然一般情 况下其翻转率较同步电路的时钟要低很多。最后，也是很重要的一点，相比同步 电路，支持异步电路设计的工具很少，由此采用异步逻辑电路形式的设计复杂度 高，设计周期长，可测性较差。 虽然在系统级异步设计被广泛的应用，但在芯片电路级却较少的得以应用， 这主要由于选用何种电路形式，除了功耗的考虑外，设计复杂度、设计周期、成 本、可靠性、可测性能多方面的因素都需要综合考虑权衡。虽然异步电路在功耗 方面较同步电路具有明显的优势，但由于异步逻辑电路设计复杂度高，设计周期 长，可测性较差，在实际应用中一般较少采用。 3 2 3 低功耗标准单元 在逻辑电路形式确定后，选用低功耗的标准单元库，由于其对设计流程影响 很小，可能是在数字电路设计中最为广泛采用的设计方法之一。 低功耗标准单元库对于动态功耗的优化，一般通过调整晶体管的宽长比，从 而降低节点电容负载与门动态短路电流。尤其对于其中的时序单元，还可以通过 特殊的结构以降低时钟输入端的负载与时钟翻转时的功耗。 低功耗标准单元库对于静态功耗的优化，一般通过采用超低漏电工艺来实 现，由于超低漏电工艺器件的电流驱动能力一般较小，所以此类单元库的e 乜路延 迟也一般较大，故对于高速电路并不适宜。 s o c 一占的低功耗砹计 3 2 4 组合运算逻辑优化 在电源及电路形式确定后，在电路门级仍有多种的方法可以对电路功耗进 行优化。 3 2 4 1 减少毛刺 对于组合运算电路，如乘法器中的加法器，路径均衡( p a t he q u a l i z a t i o n ) 是 降低功耗十分有效的方法。路径均锸使从不同的输入至输出的信号传递路径长度 都相同或相似。当路径均衡后，大部分的逻辑门的输入端的变化是同时发生的， 由此可以减少组合运算电路中大量的毛刺，降低消耗在无用翻转上的动态功耗a 此外，还可以通过在高翻转几率的组合电路输出端或在模块输入边界增加带 使能端的锁存器，阻止毛刺的传递，降低动态功耗。 3 2 4 2 驱动能力优化 驱动能力优化主要关注于电路中延迟短的路径，减小这些路径中逻辑门的驱 动能力，由此降低了它们的输入电容，同时降低了动态开关功耗与动态短路功耗。 但是，并不是在所有的情况下减小驱动能力比就一定可以降低功耗。对于重负载 的电路，有时反而需要增大晶体管的宽长比以增大输出压摆率，以减小由其驱动 的电路的动态短路功耗，但不可避免的其本身的输入电容和动态短路功耗都增加 了。所以，驱动能力的优化是一个复杂的优化过程，需要同时综合考虑多一一卜电路 的动态开关功耗与动态短路功耗，以实现功耗的最优化。 s o c 芯j i 的低功耗 5 汁 3 2 4 3 局部逻辑变换 在不改变电路功能的前提下，还可以通过局部的逻辑变换，以实现电路动态 功耗的优化。 局部逻辑变换主要关注大负载电容的电路节点。如图7 示，通过采用复杂逻 辑门对原有逻辑重新进行映射( r e - m a p i n g ) ，可以将高开关几率的信号变为门电 路内部节点的翻转；通过信号相位的调整，可以减少高开关几率信号通路上的器 件( p h a s e 衢s i 印m e n t ) ；通过改变多输入逻辑门的信号顺序，可以将高开关几率 的信号分配到输入电容较低的输入端( p i s w a p p i n g ) 。与驱动能力优化相同，局 部逻辑变换优化也需要考虑前级的驱动能力，需要仔细平衡多个电路的动态开关 功耗与动态短路功耗。 3 2 5 时序逻辑优化 强7 局部逻辑变换示意固 对于电路中的时序逻辑，可以通过改变电路中寄存器中的位置，在不已殳变电 路输入输出特性的前提下，使面积、功耗、性能最优化。改变寄存器位置，一般 从最小化时钟周期、最小寄存器数量与最小化在特定时钟周期内活动的寄彳字器数 量三个方面出发。 在组合运算电路的输出级之间可插入一级寄存器，由此在寄存器的输出在一 卜时钟周期内只发生一次变化，阻止了组合运算电路输出级的毛刺，使不必要的 s o c 芯的低功耗设计 翻转不会传输到后级电路。类似的方法也可用于电路内部，在一个合适的节点上 插入一级寄存器，使得运算过程变为流水线方式，由此降低整体电路的翻转率。 通过拆分状态机，也可实现电路功耗的优化。其基本的思想如图8 所示，将 一个有限状态机( f s m ) 的状态转换图，拆分为两个相关联的转换图，其输入输 出特性与原状态机保持相同。对于拆分后的电路，除了当两个子状态机之间的状 态转换，大部分时间内仅有一个状态机需要保持工作，从而节省了状态机本身级 相关电路的动态功耗。 3 3 架构级低功耗设计方法 3 3 1 并行处理 在架构级低功耗设计方法上，最为常用的技术就是并行处理技术。与之前介 s o c 芯的低功耗& 计 图9 并行架构与漉承线架构示意酉 并行架构适用于那些并发处理的应用，如图形处理等。但对于其他应用，则 需要与并行架构相配的算法将工作有效地分配到不同的处理单元上，才能实现并 行架构的高效率。事实上，绝大多数的应用受到算法以及相关操作数据的影响， 复制n 次的电路并不能达到原有电路的n 倍处理能力，所以工作频率一般不会 降至原有时钟的1 巾q 。并且，如3 2 1 1 节讨论的，电源电压下降的范围也受v 。、 噪声容限等因素影响而有所限制。最后，并行架构在电路面积( 成本) 上的增加 是相当显著的，虽然工艺技术的发展使可集成的电路规模越来越大，但产品的成 本总是一个关键的因素，需要与功耗等所有因素一起权衡。 3 3 1 2 流水线架构 除了并行架构，流水线架构也是一种有效的并行处理技术。与并行架构不同， 流水线架构通过在原有的处理单元中插入流水线寄存器，将原来每个时钟周期内 的处理工作划分为n 份。这样，虽然在相同的时钟频率下，原先一个时钟内可 以完成的处理需要n 个时钟才能完成，但通过流水线，在n 个时钟之后，整个 电路的处理能力理论上就与原来的一样了。虽然流水线架构并不能使电路白工作 频率降低，但是由于在每个时钟内流水线中每一级的处理能力降低了n 倍，所 以可以使电路工作于更低的电源电压从而获得更低的功耗。 与并行架构相比，流水线架构增加的面积不是很多，但由于插入的流才睦寄 s o c 芯j 1 的低功耗设计 以及可测性设计上基本实现了自动化。故在低功耗设计中，基于门控时钟的电路 性能管理几乎无一例外的被采用。 3 3 3 全局异步局部同步 随着集成电路工艺技术及设计方法的不断发展，越来越多的功能被集成到一 个s o c 芯片上，一个电路可能包含多个处理器、存储器等电路模块。如何将这 些模块同步到同一个时钟树下是一个越来越难解的问题。所以，原先在系统中经 常被采用的异步方式越来越多的在芯片内部被采用，同时从降低设计复杂度的角 度考虑，在模块级又保留了同步电路的设计方法。产生了全局异步局部同步 ( g a l s ) 的架构。 在g a l s 架构中，不同模块之间的通讯一般通过两种方法实现。其一，通 过调整两个( 或多个) 模块的p l l 使相应模块的时钟同步，这就需要每个时钟 域都有各自的p l l ，并且在两个需要通信的模块间需由p f d 来同步两个p l l o 其二，两个模块可分别通过数个使用本地延迟时钟的寄存器，使用握手的方式， 来消除异步模块间的亚稳态，但这一方法仅对两个模块间的通讯有效，对一对多 的通讯则无法适用。 相比全局异步电路，g a l s 由于模块设计保持了同步电路的形式而面积较 小。相比全局同步电路，由于没有全局的时钟，消除了在全局时钟上的面积以及 功耗的消耗。并且g a l s 架构可以使各模块独立工作，其功耗可以根据数据流 要求的不同处理能力而自动动态调整，同时也不需要特别的硬件、软件设计，即 可实现让无数据流输入输出的模块处于停止工作或休眠状态。 3 3 4 分割 局域性对于低功耗设计来说十分重要，全局性的操作往往会消耗较多的能 量，所以分割( p a r t i t i o n i n g ) 技术是实现电路工作局域性的重要手段。 分布式处理( d i s t r i b u t e dp r o c e s s i n g ) 一般而言比集中而通用的处理器在功耗 上更加经济。首先，花费在全局性的数据传输上的功耗减少了；其次分布武处理 的某一个电路模块往往针对一个特定的运算功能，而通用的处理器则必须实现所 有的运算功能，这通常带来了电路性能的下降及功耗的上升。当然，采用分布式 处理的前提是，相关运算功能可以有效的被分割，否则将得不偿失。 往往与分布式处理相关联，存储器也可以通过分割来实现低功耗。小块分散 s o c ；占 的低功耗啦计 的存储器，通常而言比一个大容量的共享的存储器的功耗要低。并且，对存储器 存取的功耗也通常正比于存储器的容量。举例而言，在最理想情况下，假定1 0 个独立的电路需要分别对一个字节的数据进行存取，如果数据被集中于一个存储 器，则每一个电路存取一个字节数据需要1 0 个能量单位，而总体的能量消耗为 1 0 0 个能量单位；如果采用分布式存储，则每一个电路存取一个字节数据仅需1 个能量单位，总体的能量消耗仅为1 0 个能量单位。此外，不同电路对于存储器 位宽、速度的要求是不同的，采用集中式存储必须同时满足最大的位宽以及最快 的存取速度的要求，由此带来了面积以及功耗的增加。 同样的，对于电路中的总线，也可以采用分割的方式，避免采用全局总线时 必须同时满足最大位宽与最快速度的要求，从而降低了总线的功耗。除了直接分 割总线，对于同一总线上，不同模块要求总线速度不一样的情况，还可以如图 1 1 所示，通过采用桥接器分段的方法，将低速总线分立或通过桥接器与高速总 线相连，从而将低速总线上的负载与高速总线隔离，减少高速总线上的功耗。 a m b a 总线的a h b 、a p b 总线就是一个典型的应用。 3 3 5 编码优化 函n 总线分段示意图 编码优化主要包括对状态机以及总线的编码优化。 对于状态机的编码，从低功耗角度考虑的基本原则是使两个相邻的状态之间 的海明距最小( m i n i m 岫w e i g l l t e dh a m m i n gd i s t a n c e ) ，尤其是对于那些状态转 换概率较高的相邻状态，最好使海明距为1 。这样可以减少在状态转换时翻转的 s o c 芯”的低功耗耻计 寄存器个数，并由此减少相应的组合电路的翻转。尤其是当海明距为1 的两个状 态之间转换时，只有一个寄存器的状态发生变化，由此可以消除组合电路中状态 转换过程中不必要的翻转与毛刺。 相对状态机的低功耗编码，总线编码的优化涉及对数据地址总线的优化， 相对要复杂的多，但优化的方向都是要尽量减少翻转的几率。 b u s i n v e r t 编码根据新老状态的翻转率的大小，动态的选择采用数据的源码 或反码来表示数值，显然总线中需要增加额外的一位i n v 信号表示当前总线上 的数值是源码还是反码。此种编码方式对随机度较高的地址总线或数据总线较为 有效，但对于有一定局域性的地址总线则不是那么有效了。 t o 编码通过检测地址总线的连续变化情况来减少总线的翻转率。t o 编码在 总线中增加一位i n c 信号，如果地址是连续增量的，则原总线状态保持不便， 同时置位i n c ；如果地址非连续增量，则总线状态改为新数值，同时清零i n c 。 显然咖编码对于大多数需要连续增量的程序存储器地址总线的功耗优化 常有 效。 不同的总线编码方式还可以结合应用。如结合b u s i n v e r t 与t u 编码的t o b i 编码，在总线中同时增加烈v 与i n c 信号。如果地址为连续增量，则采用t o 编码，总线状态保持不变：对于非连续增量，总线则采用b u s 1 n v e r t 编码。表1 给出了b u s i n v e r t 、t o 、t o b i 编码方式的示例及相应的翻转数量。 a d d r e s s s o u r c ec o d et o c o d eb i c o d et o b ic o d e ( h e x ) 3 10 0 1 10 0 0 1口0 0 1 l0 0 0 100 0 1 10 0 0 10 00 0 1 10 0 0 l 3 20 0 1 10 0 1 0j0 0 1 10 0 0 100 0 1 10 0 1 0 j d0 0 1 10 0 0 1 3 30 0 1 10 0 1 1 j0 0 1 10 0 0 1d0 0 l l0 0 1 1j d0 0 1 10 0 0 1 c 2 1 l 0 0 0 0 1 0d 1 1 0 0 0 0 1 010 0 1 11 1 0 1口j0 0 1 l1 1 0 1 c 31 1 0 0 0 0 1 1j1 1 0 00 0 l oj0 0 1 1 1 1 0 0 j j0 0 1 11 1 0 l c 41 1 0 0 0 1 0 0 j 1 1 0 00 0 1 0 j0 0 1 11 0 1 1 1 10 0 1 11 1 0 l c 2 1 1 0 0 0 0 1 0d 1 1 0 00 0 1 0j0 0 1 11 1 0 1d j0 0 1 11 1 0 1 c 31 1 0 0 0 0 】1j 1 1 0 00 0 1 0 j0 0 1 1 1 1 0 01 10 0 1 11 1 0 1 c 4 1 1 0 0 0 1 0 0j 1 1 0 00 0 1 010 0 1 11 0 1 1j j0 0 1 11 1 0 1 t r c n t 1 91 1 1 69 表1 低功耗总线编码示锄 总线低功耗编码的方式有很多，除了以上提到的，常见的还有：w o r k i n g s o c 一占j ；的低功耗改计 z o n e 、i n c x o r 、o f f s e t x o r 、o f f s e t x 0 r s m 等等。但无论何种方式的总线 编码，相比源码总是要增加一定数量的额外信号，并增加相应的编码、解码电路。 而这些信号与电路对于电路的本身功能来说是冗佘的，由此将带来额外的电路面 积与一定的功耗。并且并不存在一种万能的低功耗总线编码方式，需要根据电路 的特点来确定相应的有效的编码方式，这也在一定程度上进一步提高了对软硬件 协同设计的要求。 3 4 算法级低功耗设计方法 算法对于电路功耗的影响可以分为直接与间接两种情况，直接的影响诸如算 法的复杂度对功耗有直接的影响，而间接的如与并行架构配合的算法，在如何将 运算等操作有效的分配到并行架构上，对电路功耗产生间接的影响。 3 4 1 低功耗算法 影响电路功耗的因素主要有算法的复杂度、规律度与精度三个方面。 算法的复杂度可以由几个不同的方法来度量。最简单的方法就是实现算法所 需的操作或指令的数量。为了实现算法的低功耗，操作或指令的数量必须尽可能 的少。但一般而言，高性能的算法一般都需要更多的操作或指令，这需要在功耗 与性能之间仔细权衡。此外，不同的操作对于功耗的要求是不同的。譬如，一般 来说乘法的功耗要大于加法。所以在对功耗进行优化时不能仅仅考虑操作的数 量，还必须一同考虑不同操作的功耗差异。 除了操作或指令的数量外，算法的复杂度还体现在算法对于存储器、寄存器 的需求上，而电路中的存储器、寄存器的功耗往往占整体功耗的很大一部分。所 以低功耗的算法，不仅要减少操作种类，同时也要尽量减少对于存储器的访问频 度以及对存储空间大小的要求。 算法的复杂度主要影响在数据通路( d a t a p a t h ) 上的功耗，而其规律性往往 影响控制电路及互联网络的复杂度与功耗。对于a s i c 电路，规律性强的算法只 需要很少的状态来实现其操作，这直接可使控制状态机简化并降低功耗。而对于 处理器电路，规律性强的算法可减少在跳转指令上的能量消耗，同时也使得分支 预测的命中率提高，降低了消耗在错误分支上的功耗，这对于流水线架构斗分重 要。此外，规律的算法通常也使用规律的通讯方式，这使电路不同模块适用相同 的内部互联网络，提高了互联网络利用率，降低了消耗在通讯网络上的能量。 s o c 一占j i 的低功耗设计 关闭不工作模块的电源作为可变电源电压设计的一种极端情况，由于其实现相对 简单，并且对于静态功耗的优化效果很好，而越来越多的被采用。 为了实现有选择的关闭电路模块的电源，一般有两种方式( 如图1 2 示) ：精 细电源开关( f i n eg r a i np o w e rs w i t c h ) 和简单电源开关( c o a r s eg r a i np o w e r s w i t c h ) 。 函1 2 精细电源开关与简单电源开关示意匿 精细电源开关基于m t c m o s ，电路虽然由于每个门电路中需要插入高阈值 电压的电源开关管而规模增大，但对于原有的电路逻辑只要加入关闭电源的控制 信号( s l e e p ) 就能实现。 简单电源开关则在整个模块的电源中插入开关管，同时控制该模块所有门电 路的电源，包括晶体管的衬底电位。简单电源开关方法在电路规模上较精细电源 开关方法有优势，但其实现的过程相对复杂，较难以自动化实现。模块的盹源通 路在设计过程中也要与其他的电源区分开，并且在掉电模块与不掉电模块间插入 电源隔离器件以防止电源通过门电路的寄生二极管穿通，同时也要保证模圭央掉电 后的状态对不掉电的电路没有影响。 此外，在关闭模块电源时，有些电路要求在重新上电时恢复到掉电以前的状 态。由此电路必须特殊设计，将电源掉电以及电源恢复后的状态考虑进去，必要 时需要增加用于保持掉电后状态的数据保持寄存器( r e t e n t i o nf l i p f l o p ) 。 s o c ，岱 的低功耗世汁 功耗类型动态开关动态短路静态漏电静态偏置 低功耗设计方法 功耗功耗 功耗 功耗 选用更小线宽工艺 工艺器 采州多闽值器件( m u l t i - v t h ) 选用s o j 工艺 件级 优化版图设计( 连线，晶体管栅、 有源区等) ，减少寄生电容 降低电源电压 多电源设计( m u l t i - v o l t a g e ) 可变电源设计( v a r i a b l e v o l t a g e ) 采用动态电路形式 采用传输门逻辑形式 采用异步电路形式 使用低功耗标准单元库 电路门m t c m o s 级 、呵m o s 减少电路毛刺( p a t he q u a l i z a t i o n 、 模块边界插入锁存器) 门级驱动能力优化 局部逻辑变换( r e m a p i n g 、p h a s e a s s i g n m e n t 、p i ns w a p p i n g ) 时序逻辑优化( 组合电路中插入寄 存器、有限状态机拆分) 并行架构 流水线架构 性能管理( p e r f o r m a n c e m a n a g e m e n t ) 全局异步局部同步架构( g a l s ) 架构级 分布式处理 分布式存储 总线分段 状态机编码优化 总线编码优化 减少操作或指令数量 减少存储器、寄存器使用 算法级 加强算法规律性 调整算法精度 关剜不使用的电路模块电源( p o w e r 系统级 m a n a g e m e n t ) 集成锁相环 高层次集成( s o c 、s i p ) 3 0 s o c 一占片的低助耗设计 掉电模式下的测试等新增的特殊要求，都需要特别的处理。 4 3 对验证过程的影响 验证是s o c 设计实现中的重要环节，也是数据出带前必须完成的工作，低 功耗设计，特别是多电源电压可变电源电压设计对验证提出了新的要求。 对于形式验证，要求相应工具能与支持低功耗设计的标准单元库相适应，识 别新增的单元类型与属性，以确保在综合、布局布线过程中，电路的逻辑未发生 变化。 对于时序验证，要求相应工具能够支持低功耗设计标准单元库的时序模型。 噪声分析以及信号完整性分析工具，在计算噪声以及进行信号完整性分析时，需 要将电路的电源电压状态考虑进去，并最终折算为在相应供电模式下对电路时序 的影响，提供给供静态时序分析工具。静态时序分析工具，则需对于电路不同的 电源电压状态( 组合) 下的时序进行验证，确保在各种电源电压条件下电路的时 序均能有足够的裕量，保证电路能够实现预期的功能与性能。 此外，除了传统的形式验证与时序验证外，随着功耗对产品的影响因素越来 越大，功耗验证也正逐渐成为数据出带的必要条件之一。显然功耗分析工具需要 支持电路在不同电源电压条件下的功耗分析，并且要解决超大规模s o c 芯片功 耗分析的准确性问题。在提供电路功耗信息的同时，将不同电源环上的i e o d r o p 信息提供给信号完整性分析工具，以最大限度的使时序验证与电路实际工作状态 接近。 4 4 小结 由于低功耗设计的特殊性，不可避免的对s o c 设计流程产生影响。首先对 于标准单元库设计提出了更多的要求，除其本身需控制功耗外，还需增加各种低 功耗设计所需要的单元类型及属性。而对e d a 工具而言，除了要支持新类型单 元及新属性外，还需要解决低功耗设计方法带来的诸如全局s k e w 控制、准确的 功耗分析等问题。但随着低功耗设计的普及，e d a 工具已经越来越好的支持各 种低功耗设计方法。近年尤其在多电源电压设计上，取得了较大的突破，点人单元 库设计，到实现过程与验证过程已出现较为完整的解决方案。 不过，对于低功耗设计带来的对s o c 设计流程的影响尚不能完全通