（微电子学与固体电子学专业论文）亚微米和深亚微米ic中的esd保护结构研究.pdf

摘要 摘要 e s d ( 静电放电) 引起i c ( 集成电路) 产品失效已占到i c 产品失效的4 0 ，它 已成为影响集成电路可靠性的一项重要因素。因此，要使芯片具有高的质量和可 靠性就必须解决e s d 问题。随着c m o si c 特征尺寸的不断减小，工艺技术的不 断发展以及新材料的引入都可能对e s d 防护产生负面影响。为实施对芯片的e s d 保护，芯片的每一个管脚旁边都需要放置防护电路。e s d 防护电路在芯片正常工 作时是不开启的，只有当该芯片受到e s d 冲击时才进入工作状态。本文在对e s d 产生机理、物理模型以及g g n m o s 保护结构的分析基础上，通过仿真取值，设计 出一种针对芯片i o 管脚的栅极耦合m o s 保护结构和版图：另外，针对v d d v s s 和p i n p i n 两种模式放电造成的内部电路静电损伤情况，本文设计了一种由传输诊 测电路控制的s t f o d 保护结构和版图，该结构具有触发时间快且占用芯片面积较 小的特点，能够在芯片中充当有效的静电释放通道。最后本文根据本芯片的各个 p a d 性质和分布设计了一个全芯片的保护方案，并对版图设计过程中的一些重要 影响因素进行了讨论。 本文的主要工作是对一款0 3 5 9 m 工艺制造的a d 芯片进行片上e s d 防护设 计。由于该a d 芯片第一次流片后的静电耐压能力只有l k v ，未达到商用2 k v 标 准。本文在此基础上作了一定的改进，设计出新的保护结构和版图，不仅使芯片 通过了h b me s d 的2 k v 测试，也将对以后的e s d 防护研究起到一定的指导意义。 关键词：静电放电传输诊测测试模式箝位电路 a b s t r a c t a b s t r a c t e l e c t r o s t a t i cd i s c h a r g e ( e s d ) i so n eo ft h em o s ti m p o r t a n tr e l i a b i l i t yi s s u e si nt h e i n t e g r a t e dc i r c u i t ( i c ) i n d u s t r ya n di ti sk n o w n t h a tn e a r l y4 0 o fa l li cf a i l u r e sa r e a s s o c i a t e dw i t hf s d e o s ( e l e c t r i c a lo v e r s t r e s s ) r e l a t e dm o d e s t h e r e f o r e ，c o n t r o l l i n g e s di si n d i s p e n s a b l ef o ra c h i e v i n gh i g h e rq u a l i t ya n dr e l i a b i l i t ys t a n d a r d so f l cc h i p s a sv l s it e c h n o l o g yc o n t i n u e st os c a l e ，n e wp r o c e s s e sa n dm a t e r i a l sc a nd o n e g a t i v ee f f e c t so nt h ee s dp e r f o r m a n c eo fs u b m i c r om e t e rc m o sd e v i c e s h e n c e ，i t i so fg r e a tn e c e s s a r yt oc o m p r e h e n dt h ep h y s i c a la s p e c to ft h ee s dp h e n o m e n o na n dt o c o n s e q u e n t l yp r o p o s es u i t a b l ep r o t e c t i o nc i r c u i t s t op r o t e c ta ni n t e g r a t e dc i r c u i t ( i c ) f r o me s dd a m a g e ，e s dp r o t e c t i o nc i r c u i t ss h o u l db ei m p l e m e n t e da te a c hp i no ft h ei c t h ee s dp r o t e c t i o nc i r c u i tt u r n so nt os h u n tt h ee s dc u r r e n td u r i n ga ne s de v e n t ， w h i l er e m a i n si nt h eo f fs t a t ed u r i n gt h en o r m a li co p e r a t i o n i nt h i st h e s i s ，b y i n v e s t i g a t i n gv a r i o u sa s p e c t so fe s db e h a v i o r , m o d e s ，d i s c h a r g ep a t h s ，a n di n v o l v e di n t h eo 3 5 1 x mc m o st e c h n o l o g y , i ti si d e n t i f i e dt h a tt h en o n - u n i f o r mt r i g g e r e d p h e n o m e n o no ft h es t r u c t u r eu s e di nt h el a s te s dp r o t e c t i o ni nt h ea dc h i p d u r i n g e s de v e n t si tr e s u l t si nas e v e r er e d u c t i o ni ne s dp r o t e c t i o ns t r e n g t h b a s e do nt h el a s t e s dp r o t e c t i o nc i r c u i ta n dd e v i c es i m u l a t i o n s ，an o v e lg c m o s ( g a t ec o u p l e d m o s f e t ) p r o t e c t i o nc i r c u i t f o rt h ei 0p a d si sg a i n e dt od e f e n dt h ee s d f u r t h e r m o r e ，an o v e lc i r c u i tc a l l e dt h ed y n a m i ct r a n s i e n td e t e c t i o ni su s e dt ot r i g g e ra n s t f o d ( s u b s t r a t et r i g g e r e df i e l do x i d ed e v i c e ) i sg a i n e dt oa c ta sad i s c h a r g ep a t h b e t w e e nt h ev d dp a d s & v s sp a d s t h el a y o u ti sd r a w nu n d e rt h er u l e so ft s m c 0 3 5 t m s e v e r a li m p o r t a n tl a y o u tf a c t o r ss u c ha st h eg a t e - t o - c o n t a c ts p a c i n g ，s i z eo f t h e c o n t a c t s t h ef i n g e rl e n g t h & w i d t ho fm o s f e t sa r ed i s c u s s e df o rab e t t e rr e a l i z a t i o no f t h ee s d p r o t e c t i o nc i r c u i t t oa c h i e v ea l le f f i c i e n ta n dr o b u s te s dp r o t e c t i o nd e s i g n s ， w eh a v et ob u i l dap r o t e c t i o ns c h e m e t h ei cc h i pp r o t e c t e db yt h e s ee s dp r o t e c t i o n c i r c u i t sc a nw i t h s t a n d2 , 0 0 0 vh b me s ds t r e s s r e s u l t sf r o mt h i sw o r kc a nb eu s e df o re f f i c i e n ta n dr o b u s te s do n - c h i pp r o t e c t i o n s c h e m e si np r a c t i c a le s dp r o t e c t i o nd e s i g n sa n dt h e ya l s od ob e n e f i t st oe s t a b l i s h d e s i g ng u i d e l i n e sf o rt h ec o r r e s p o n d i n gt e c h n o l o g y k e yw o r d s ：e l e c t r o n s t a t i cd i s c h a r g ed y n a m i c t r a n s i e n td e t e c t i o n t e s tm o d e s c l a m pc i r c u i t 创新性声明 本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的 研究成果。尽我所知，除了文中特别加以标注和致谢中所罗列的内容以外， 论文中不包含其他人已经发表或撰写过的研究成果；也不包含为获得西安电 子科技大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的 同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切相关责任。 本人签名：五毖塑p 日期： z 口口7 、，i 够 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。本人保证毕 业离校后，发表论文或使用论文工作成果时署名单位仍然为西安电子科技大学。 学校有权保留送交论文的复印件，允许查阅和借阅论文：学校可以公布论文的全 部或部分内容，可以采用影印、缩印或其他复制手段保存论文。( 保密论文在解密 后应遵守此规定) 本人签名： 导师签名： e l 期：? ! ! ：! ：! 生 日期：! ! ! z ! ! ：! 第一章绪论 第一章绪论 1 1 研究背景 静电在我们的日常生活中可以说是无处不在，当你在干燥的冬日，经常穿着 毛纤类的服装活动时，便很容易产生静电，同时穿着橡胶、绝缘性的鞋也无法放 掉静电。另外静电的产生也与气候有关。比如：冬季气候干燥，气温低，空气能 累积大量电荷，所以，静电产生与释放在冬天更明显。而在夏季，在静电释放之 前，空气中的温度就能放走大部分累积的电荷。但无论怎样，静电是普遍存在的。 我们的身上和周围就带有很高的静电电压，几千伏甚至几万伏。人走过化纤的地 毯静电大约是3 5 0 0 0 伏，翻阅塑料说明书大约7 0 0 0 伏【l 】，对于一些敏感仪器来讲， 这个电压可能会是致命的危害。 1 2 静电现象及其危害 静电的产生是一种客观自然现象，当两种不同性质的物体相互摩擦或紧密接 触后迅速脱离时，由于它们对电子的吸引力大小各不相同，就会发生电子转移。 一物失去部分电子而带正电，另一物获得部分电子而带负电。如果该物体与大地 绝缘，则电荷无法泄漏，停留在物体的内部或表面呈相对静止状态，这种电荷就 称静电。静电的特点是高电压、低电量、小电流和作用时间短的特点。人体自身 的动作或与其它物体的接触，分离，摩擦或感应等因素，可以产生几千伏甚至上 万伏的静电u 1 。 静电本身并不会造成什么危害，而罪魁祸首应该是静电释放现象。这就像当 你偶尔接触一下门把手或其他金属物体时，就可能发生短促、刺痛的放电，这种 现象就叫做静电释放。当我们在检查电路板、集成电路块，需频繁地接触各种元 器件时，便会对半导体设备进行静电释放，而半导体设备对于静电的刺激是极其 敏感的，元器件的损坏也只是在一瞬间。静电放电所导致的高电压会在尺寸很小 的器件内部产生高电场和高强度的电流，这种电场和电流可以击穿绝缘层，并产 生大量的热量，引起集成电路的损坏。因此静电释放对电子元器件的损害是不容 忽视的。同时现代许多高速超大规模集成电路因其超细、超薄的加工工艺和产品 细微结构，使其对于静电放电的敏感性明显高于其他行业和产品，即便2 0 v 以下 的静电放e ge g 玉, 也可能造成电子元器件的损害或破坏【l 】【4 】。而这些对静电敏感的产 品，如半导体分立器件、集成电路、厚薄膜电路都是电子敏感器件，它们可谓是 2 亚微米和深微米i c 中的e s d 保护结构研究 电子设备的“心脏 。有鉴于此，对静电危害的防护问题，几乎涉及电子产品的各 个技术领域，特别是那些要求体积小、工作频率高、安装密度大的电子设备更是 如此。 静电放电破坏的产生，多是由于人为因素所形成，但又很难避免。电子组件 或系统在制造、生产、组装、测试、存放、搬运等的过程中可能接触到的工作桌、 椅、地板、包装容器、混凝土、油漆、普通薄板、油漆、塑料、玻璃纤维椅、油 漆木椅、洁净室或合成纤维衣服、非导电鞋等都可能会导致静电累积在人体、 仪器、储放设备等之中，甚至在电子组件本身累积静电，而在不知情的情况下就 有可能导致物体表面电荷吸引空气中带异性电荷的微粒子尘埃，造成电子敏感元 器件绝缘性能的降低、结构腐蚀或破坏。当外界条件适宜时，这种积聚电荷还会 产生静电放电，使元器件局部破损或击穿，严重时，还会引起火灾、爆炸等。 随着半导体制造技术的进步，人们为了达到降低器件尺寸、提高集成电路的 工作速度，同时增加i c 芯片集成度，有效降低集成电路成本的目的，对工艺做了 一些改进。但是这些改进使得深亚微米甚至超深亚微米的c m o s 集成电路对静电 放电( e s d ) 的防护能力下降很多。而外界环境中所产生的静电并未减少，进而造成 c m o s 集成电路因e s d 而损伤的情形更加严重，这已经成为制约集成电路发展 的一个重要瓶颈p j 。 1 3 静电放电( e s d ) 的失效类型 e s d 在从制造到应用的各个环节都可能造成i c 器件的损伤，这些损伤均来自 于对器件操作过程静电的控制不当。e s d 电流非常高，例如一般工作环境中，人 体带电量约为0 6 库，而人体的电容量大约为1 5 0 p f t 2 1 。当这样的人体接触到集成 电路管脚时。会在约1 0 0 纳秒的时间内将4 0 0 0 v ( 甚至更高的电压) 导入器件内 部，并产生安培级的电流，这无疑会导致器件内部电路产生热损伤和电损伤。m m 和c d m 产生的电流峰值甚至比这还要高。因为这些电流大小远超过了电路正常工 作的电流，因此它们可以直接或间接的引起器件的物理损伤，最终发生e s d 失效。 e s d 可能对电子系统中的器件造成以下损坏： 1 在半导体器件中由于介质击穿而导致氧化物薄膜破裂； 2 由于e o s 引起过热，导致金属导线熔化； 3 由寄生的p n p n 结构导致c m o s 器件闩锁； 4 使元器件结构中产生潜藏的缺陷，它们并不立即失效但引起断续的故障以 及加上电源后可能的失效； 5 强烈电场对附近的电器引起干扰或故障。 e s d 静电放电产生的瞬时高电流密度，会导致晶格温度骤然升高以致造成热 第一章绪论 损伤。e s d 应力引起的器件失效可以分为两种：突发性永久失效( 如图1 1 所示) 和潜在性缓慢失效。 鬲蚍点 。、 金属 ( a ) 金属 ( b )( c ) 图1 1e s d 应力下电流造成损伤机理( a ) 金属融化( b ) p n 结细丝击穿( c ) p n 结尖刺 1 3 1 突发性永久失效 突发性永久失效是指由于静电放电造成电子元器件自身短路、开路、功能丧 失或参数不合格等。它主要可以通过以下三种机理来判断和分析： ( 1 ) p n 结耗尽区可能会因为经过大量热载流子，使得耗尽区结面被熔化，载 流子交错扩散，造成晶格缺陷产生。 ( 2 ) 金属或通孔( v i a ) 可能会因为瞬间通过高密度强度的电流而造成熔断或 者蒸发，或出现金属原子漂移堆积，形成短路或开路。 ( 3 ) 栅氧化层击穿，如图1 2 ( a ) 、( b ) 所示。氧化层可能会产生裂缝或蒸发汽化， 以致形成短路或开路。 在c m o s 电路中，输入输出缓冲需要箝位电压保护抑制e s d 损伤，而箝位 电压可能使栅氧化层产生永久的失效。被保护电路的最大击穿电压v “必须小于栅 氧化层的击穿电压b v o x ，以避免氧化层失效。栅氧化层的击穿电压与其栅氧厚度 有一定函数关系，随着器件尺寸不断减小，栅氧化层厚度也不断减薄，使得栅氧 化层击穿电压减小。因此，需要采取必要的手段来减小v t l 。 4 亚微米和深亚微米i c 中的e s d 保护结构研究 - 栅电极 二二二二= 二二= = 栅氧化层 l j i ；雪崩热电子 ：。 p ： n + l ( a ) - 一一栅电极 l 栅氧1 七层入 p l n + 短路 ( b ) 图1 2 栅氧击穿机理( a ) 漏端电荷注入( b ) 栅氧化层击穿 1 3 2 潜在性缓慢失效 潜在性缓慢失效是指带电体所带电位或存储的静电能量较低，或静电放电时 电路中有限流电阻存在导致一次静电放电脉冲不足，未引起电子元器件的完全失 效；而它会在元器件内部造成轻度的损伤，使得器件的参数发生缓慢退化，继而 慢慢积累，导致芯片丧失工作能力。e s d 应力引起的潜在损伤很难确定，因为即 使产生了少量的退化，器件仍可能正常工作。然而，如果一个芯片中包含了有潜 在损伤的晶体管，那么整个芯片就有可能出现过早的失效或是芯片故障。一些基 础的特性测试，例如泄漏电流测量等手段是可以很快确定突发性永久失效，因此 与潜在损伤相比，突发性永久失效更容易通过合适的测试设备测试出来；而潜在 性缓慢失效是一种不能即时测量的损伤，它具有时间上的积累特性，而这种特性 给e s d 潜在损伤的研究带来了很大的困难，给产品留下了极大的隐患，直接影响 着电子产品的质量、寿命、可靠性和经济性。据统计资料显示，潜在性缓慢失效 在电子静电放电造成器件失效总数中占了9 0 的份额【3 j ，可见其危害性甚大。 1 4 研究现状 i c 产业在利润和技术进步的驱动下，其发展趋势一直是有目共睹的：特征线 宽越来越小，工作电压越来越低，而工作频率越来越高。因此i c 对于e s d 这种极 短时间内的干扰信号也越来越敏感。在i c 制造行业中，e s d 损伤带来的巨额经 济损失，使人们不得不对于e s d 现象与问题的分析工作给予日益深入的关注和重 视，特别是对i c 设计者来说，对e s d 保护电路的设计也需要特别的考虑以使其更 加完善。但随着i c 集成度的提高，对于设计工作者而言，i c 产品对于e s d 耐压 能力的要求已经越来越苛刻，不但要求e s d 事件后，器件和芯片的功能不受影响， 而且希望电路的可靠性也不要降低。 第一章绪论 5 当i c 的特征尺寸进入深亚微米尺寸或更小尺寸时，片内e s d 保护电路消耗了 极大的芯片面积，而在半导体的生产中，主要的成本来源于芯片面积的占用。如 果能在一个芯片上实现更多的器件将显著降低成本，这也是促进i c 芯片特征尺寸 不断缩小的主要动力。i c 的内部电路尺寸在很大程度上得到了减小，我们可以在 更小的硅片面积上可以实现更多的功能。但是，由于输入输出晶体管需要实现i c 芯片内部的小信号与周围电路子系统之间的通讯，通常这些晶体管的尺寸都非常 大。例如和芯片中w 为l g m 大小的晶体管相比较，这些i o 晶体管尺寸可能大到 几百微米：另外，静电放电电流通常达到几安培，为了保证i c 的性能，在芯片设 计中必须引入强制性e s d 保护措施，但e s d 器件的尺寸也远大于内部晶体管的尺 寸，这在一定程度上加大了i o 的设计尺寸，所以i o 面积并没有显著的变化。并 且e s d 结构还会引入寄生的电阻和电容，在高速i c 中，这些寄生效应的会极大的 影响电路的性能。因此对于特征尺寸不断减小的i c 来说，e s d 保护电路的设计已 经成为i c 设计中的关键技术之一。 1 5 本文的目的和结构 本文的研究是针对重点项目“一个8 位6 0 m h za d 转换器”中的静电保护结构 的重要研究内容。在理论和实验的基础上，对某款8 位6 0 m h z a d 芯片的e s d 防 护结构进行了分析并在此基础上实现了全芯片的保护，改善i c 的抗e s d 能力，为 今后的设计工作做出一定的贡献。在本文的结构安排如下： 第二章简要介绍了静电放电的几种模型，产生原因及等效电路，对各种e s d 模型造成的器件损坏机理进行了比较。介绍了静电的各种测试组合，静电放电失 效的测试方式和失效判读，为后续工作奠定了理论基础。 第三章简单介绍了目前e s d 防护设计的一种发展方向，即多模式全方向的 e s d 防护单元。改进前本芯片采用了g g n m o s 结构e s d 电路防护方式，文中分 析了g g n m o s 结构的缺点，并采用g c n m o s 结构完成了结构的改进。g c n m o s 结构能够提早开启且满足电流均匀释放的要求，使该器件的二次击穿电流增大。 本文采用h s p i c e 的仿真工具结合理论分析完成了器件参数的设计。最后用 s i l v a c o a t l a si 具作了器件仿真，证明该器件能够有效工作。 第四章从内部电路着手分析了i o 静电放电防护结构芯片中所出现的静电损 伤，讨论了p i n p i n 和v d d v s s 两种造成芯片内部电路静电损伤的失效模式，设计 了电源和地之间有效、可靠的释放通路。由于在该款芯片中存在多个电源和地的 p a d ，笔者对芯片实现了一种全芯片的保护设计，有效的防止芯片受到静电的损坏。 第五章对工艺防护措施进行了简单介绍，给出本文中的器件实现方式同时 讨论了一些e s d 版图设计过程中需要特别注意的影响因素，以保证设计的防护结 6 亚微米和深亚微米i c 中的e s d 保护结构研究 构能够高效的工作。流片后，芯片经过了h b m 模式下的静电测试，静电耐压能力 达到2 k v ，满足了设计要求。 第二章e s d 失效模式与测试方法 7 第二章e s d 失效模式与测试方法 2 1e s d 失效模型和失效特点 由于易失效性，m o s 器件的应用受到很大限制。通过各种失效分析后，人们 逐渐认识到m o s 器件的失效是由e s d e o s 引起m o s 器件栅氧化层击穿造成的【3 1 。 国内外的大量研究发现操作人员在不同环境中的充电程度不同，是由于放电 的方式不同。人们根据大量研究结果已经建立不同的e s d 放电模型对应不同情况 下的e s d 放电。因为静电放电的产生原因及其对集成电路破坏方式的不同，人们 建立了一系列较为完整的程序和标准来进行静电放电测试，以实现对芯片静电放 电的敏感度完整地评估。它包含对不同放电模型的e s d 敏感度进行等级区分等， 来帮助人们判别芯片对静电放电的敏感等级以及帮助分析静电对i c 造成的故障。 2 1 1 人体模型( h b m ) 人体模型是最常见的，也是提出最早的e s d 模型。人体放电模式( h b m ) 的e s d 是指因人体在累积了静电的情况下去碰触i c 芯片时，人体上的静电电荷便会经由 i c 的管脚( p i n ) 而进入i c 内，再经由i c 放电到地去的过程。这个瞬态放电的过程 会在短短几百纳秒( n s ) 的时间内产生几安培的瞬间放电电流，此电流会把芯片内部 的器件烧毁。目前最为业界广泛接受的h b m 测试模型是美军军标m i l s t d - 8 8 3 c m e t h o d3 0 1 5 7 【2 】。如图2 1 ，这一军用测试模型用一个简化的等效电路描述h b m e s d 事件，它将带电的人体模型简化为电容c 为1 0 0 p f ，放电电阻r e s d 为1 5 k o 的等效电路。h b me s d 事件可以被仿真为从一个预充电的电容c 通过电阻r e s d 放电到待测器件( d u t ) 的静电放电过程。 图2 1 简化m i l s t d 8 8 3 eh b m 模型等效电路 为保证h b m 放电波形的可重复性从而得到可靠的h b me s d 测试数据，军标 m i l s t d 一8 8 3 e 定义了一个标准短路h b me s d 输出波形，h b me s d 测试仪可 8 亚微米和深亚微米i c 中的e s d 保护结构研究 以采用不同的模型电路，但是它必须能够产生与图2 2 匹配的放电波形，即满足如 下要求： 1 ) t r ( 上升时间) ：小于1 0 n s 。 2 ) t f ( 下降时间) ：1 5 0 2 0 n s 。 3 ) i p ( 峰值电流) ：误差在1 0 之内。 4 ) i ，( 振荡电流) ：下降平滑，其抖动、断点、双时间常数或不连续点应小于i ， 的1 5 ，但在脉冲开始后的l o o n s 内应不出现这种现象。 、 凸 岔 t i m e s 图2 2 无负载情况下h b m ( 人体模型) 放电波形 按照工业标准，人们将e s d 耐压等级分为三个等级( 见表2 1 ) 。 表2 。lh b m ( 人体模型) 耐压等级工业标准 静电耐压等级灵敏度 第一级 0 1 9 9 9 v 第二级2 0 0 0 3 9 9 9 v 第三级4 0 0 0 v 15 9 9 9 图2 3 零负载人体模型( h b m ) 的工业标准测试等效电路图 第二章e s d 失效模式与测试方法 9 图2 3 是人体模型零负载町阴工业杯堰测试等效电路图，对该r l c 电路司以 进行数值建模，从其电路微分方程可以得到一个简化的解描述h b m 电流波形，其 表达式如下： z e s o ( t ) = 熹p 一4s i n h ( 乒i 弘( 2 - 1 ) 、口一瞄 舯口为阻尼因子，扣2 r k e s , , o ，2 丽1 ， 并且口 。e s 。放电波形 的上升沿，由下式估算： ，= 卺 ( 2 - 2 ) 2 1 2 机器模型( m m ) 除了人体能够引起e s d 事件外，机器放电模型( m a c h i n em o d e l ) 的e s d 是 指机器在自身积累了静电电荷的情况下，一旦接触到i c 管脚，也能够对e s d 敏感 的电子元器件放电，这种e s d 事件广泛的发生在i c 制造环境金属机器接触i c 部 件的环境中。与h b me s d 事件不同，这种放电过程中寄生电阻非常小( 只有几欧 姆) ，因此峰值e s d 电流比h b m 模式下的e s d 电流更高。根据m m 模式e s d 的特点，其等效电路图也可由图2 1 所示。只不过l r c 电路的各项参数值有所不 同。具体值为： c = 2 0 0p f ；l = 2 5 h ：c s = ip f ；r = 5 0q ；c = 1 0 p f 。 因为大多数机器都是用金属制造的，放电发生时皆为金属对金属的接触，接 触电阻很小，而且一般机器设备的电容皆远大于人体，可以储存更多的静电荷， 因此m m 模型不但放电的速度很快，放电电流也较h b m 大了数倍，在几十毫微秒 之内会有数安培的瞬间放电电流产生，所以机器放电模型对i c 造成的破坏更大。 我们将2 k vh b m 模式下放电电流与2 0 0 vm m 模式下的放电电流的比较如图2 4 所 示。 虽然h b m 的电压2 k v 比m m 的电压2 0 0 v 来得大，但是2 0 0 vm m 的放电电流却 i ：匕2 k vh b m 的放电电流大得很多，2 k vh b m 的峰值电流i p = 1 3 3 a ，而2 0 0 vm m 的峰值电流却在i p = 4 a 左右，因此在机器放电模型下对i c 的破坏力比人体模型下要 大的多。 由于测试系统中寄生电感的存在，m me s d 放电波形实际上会产生弱阻尼振 荡。见图2 4 中放电电流波形有上下振动( r i n g ) 的情形就是因为测试机台上导线的 寄生等效电感与电容互相耦合而引起的。使用非零的l e s d 和总放电电阻r ( r = r e s o l o 亚微米和深亚微米i c 中的e s d 保护结构研究 - 1 - r l ) 可以给出解析的m m 放电电流模型： k ( f ) = v e s 。e - 讲s i n 吖 式中嘞= 厢， 口为阻尼因子，口= 瓦r ，并且 口， 8 6 4 2 、 盆o - _ 一 - 2 4 6 处，、，二 v v v 0 0 5 0 x 10 1 0 x 1 0 71 5 x 1 0 2 0 x 1 0 7 t i m e ， 图2 4 标准m me s d 脉冲波形( 零负载) 表2 2 短路m me s d 波形规范 第一个电流峰值第二个电流峰值 v e s d ( v )主周期t p ( n s ) i p ( a )i o s c ( a ) 4 0 0 6 8 1 i p 的6 7 9 0 6 6 9 0 2 1 3 器件充电模型( c d m ) ( 2 - 3 ) 器件充电模型( c d m ) 放电模型是指i c 因磨擦或其它因素而在i c 内部累积了静 电电荷，但没有形成通电回路，所以在静电累积的过程中i c 并未被损伤。此带有 静电的i c 在处理过程中，当其管脚去接触到地面时，i c 内部的静电电荷便会经由 管脚自i c 内部流出到地，造成放电的现象。 c d m 放电模型是一种自放电过程，与h b m 模型有着本质的区别。由于电荷 存储在相对很小的对静电敏感的d u t 寄生电容中，由于寄生电阻和电感极小，因 此c d m 放电时间非常短，大约为几纳秒，但是却可以产生非常大的放电电流( 可 第二章e s d 失效模式与测试方法 达几十安培) 。尽管c d m 概念已经建立很长时间了，但是制造一个c d me s d 测 试仪仍非常困难。这是因为i c 内部累积的静电会因i c 组件本身对地的等效电容 而变，i c 摆放的角度与位置以及i c 所用的封装形式都会造成不同的等效电容，会 对c d me s d 脉冲波形产生巨大的影响，由于具有多项不定的变化因素，其放电过 程难以真实的被仿真。见表2 3 是短路时c d m 模式下e s d 波形的规范。 表2 3 短路c d me s d 波形规范 负脉冲峰值 v e t o ( v ) 峰值电流i p ( a )半高度处的宽度( n s )t s ( n s ) i o s c ( a ) 5 0 05 7 5 土15 5 0 i p 1 0 o 5 v 。l 【8 】，所以容易出现一部 分的指条先触发而发生二次击穿。我们通过对比g c n m o s 和g g n m o s 器件的i v 特性曲线可知，g g n m o s 器件的一次击穿电压v t l 大于二次击穿电压v t 2 ，而 g c n m o s 器件的一次击穿电压v t l 则小于二次击穿电压v t 2 。如果能保证器件的 v 。i v t 2 ，也就是说当器件的二次击穿几率就会大大降低。于是我在对该芯片的e s d 防护改进时就采用了g c n m o s 的设计来减小触发电压v t l 。与g g n m o s 的结构 相比栅极不再直接接地，而是通过一个电阻接地，漏和栅之间可以接一个耦合电 容，或者直接利用栅漏寄生电容，减小了一次触发电压v t l 和导通时间。 下面简要介绍下g c n m o s 器件的工作原理：在e s d 放电瞬间，p a d 上瞬间 电压通过电容耦合一定的电位到箝位晶体管的栅上。对于g c n m o s 器件，当其栅 上有一定的偏压时，栅漏交叠区下的电场将会增强。在同样的漏衬电压下，强的 局部电场也使得雪崩倍增因子增大，于是就会产生很明显的漏电流，这部分电流 流向衬底，这相当于为正偏源衬p n 结贡献了一部分电流，而漏衬p n 结就不再需 要非常高的电压来触发寄生晶体管结构结构，也就是说触发电压大大降低。因为 在较低的电压条件下，寄生晶体管结构结构就被启动来泄放e s d 瞬间大电流，寄 生晶体管结构结构的触发难度被降低。所以说，n m o s 栅上耦合的电位也较好的 改善了使得大尺寸n m o s 的每一f i n g e r 均匀导通情况，使得e s d 放电能量便可均 匀分散到每一f i n g e r 来承受，因此其e s d 防护能力才能够被有效地提升，真正发 挥大尺寸晶体管组件应有的e s d 防护水平。 在氧化层薄的e s d 保护m o s 组件中，提高栅极电位有助于寄生的b j t 提早 全部导通因此我们希望栅压能够大一些。但是如果栅极耦合电压过高会使得沟道 电流过大会降低二次击穿电流i t 2 。这是由于沟道面积小，若沟道电流大则电流密 度和沟道电阻大，使得热容易产生但不易散热，而势必导致器件提早进入二次击 穿区【6 】【7 】【l o 】。这是我在设计该电路时需要考虑取一个折衷的栅极电压值来充分发挥 该电路结构的防护能力。 p a d 图3 2 0 栅极耦合e s di o 电路 如图3 2 0 所示，本文中的栅极耦合m o s 器件结构设计过程中，笔者为了加强 第三章亚微米和深亚微米c m o si c 中的e s d 防护技术 3 5 电容耦合作用以使得e s d 冲击能够及时的耦合到箝位电路上，于是在电路中由单 另使用一个n m o s 器件短接源漏端构成电容状c 。当有正的e s d 电压在输入p a d 上发生时，一部份的正电压会经由c g d 与c 耦合到g c n m o s 的栅极，此栅极电 压会经由r 放电到地去，因此r 的大小会影响栅极电压的维持( h o l d i n g ) 时间。 g c n m o s 能使寄生b j t 均匀导通，提升器件的e s d 保护能力，但是其耦合所需 的电容与电阻的设计是非常不易确定的。需要经过试验与模拟才能得到需要的栅 极耦合电压，以缓和箝位器件能够迅速开启释放静电荷和能够保持较高的二次击 穿电流的矛盾。 r广11tr广1ttr厂1tt7一一rt一一一 l1 0 2 0 a4 0 r t6 0 n8 0 n1 0 0 n t i m e 略 图3 21h s p i c e 仿真扫描电阻r 值和箝位器件栅压之间的关系 图3 2 1 是该电路结构的电阻r 扫描曲线，取值从1 0 k q 到1 0 0 k q 由图3 2 l 可 见，栅极电压最高值小于2 v 。若该电阻值取值过大，会导致释放电流的时间过 长，这首先会导致e s d 保护电路对静电释放速度慢，内部电路容易受影响，且它 势必会导致放电器件的热二次击穿几率增大；但是如果该电容的值过小会使得栅 上耦合的电位太低，使得g c n m o s 的触发电压接近于g g n m o s 触发电压， g c n m o s 均匀触发的优点也会丧失。 on l n 乃册幽 1 2 l 8 $ o o m 朋 4 0 0 m 2 0 0 - 0 图3 2 2h s p i c e 仿真本设计取值后的i d y l lv c 与t i m e 之间的关系 。 卫 嘶 帆o他h锨锨锄o oy i 嘶 0。=。 亚微米和深亚微米i c 中的e s d 保护结构研究 折衷考虑选择c 为0 2 p f , 电阻r 为7 8 2 l q i l ，实际的仿真漏电流i d 和栅压 如图3 2 2 。由图可得，该e s d 保护电路的开启时间大致为7 0r l s 左右，这段时间 已经足够释放e s d 电荷，且对内部电路的功能不会产生影响( 系统电源上电时间 约为l m s ) 。 为了进一步验证设计中g c n m o s 结构电路结构是否能够达到使用需求，本文 使用了a t l a s 仿真器对该器件实现了混合模式的器件仿真。仿真中使用图3 2 3 ( b ) 的激励电路产生了图3 2 3 ( c ) 所示的标准h b me s d 放电波形，等效于图3 2 3 ( a ) 的 h b me s d 模型电路，且比图3 2 3 ( a ) 省去了开关组件，减少了组件建模的难度，不 用在仿真过程中人工修改代码；且其初始解选取容易，仿真更容易收敛。仿真前 对箝位m o s 管进行了数值建模，对其余器件使用s p i c e 模型进行建模，e s d 应力 值为3 k v ，最终得到的仿真结果如图3 2 4 ，在e s d 事件过程中器件内部的最大温 度小于7 0 0 k ，该温度低于s i 的熔点( 1 6 8 5 k ) ，这说明了该保护结构在整个e s d 过程 中能够安全可靠的对内部电路实施保护。 ( b ) 图3 2 3 ( a ) h b me s d 标准电路( b ) 用于实际混合模式仿真的h b me s d 电路 0 2 0 0 n 4 0 0 n t i l e s 图3 2 3 ( c ) h s p i e e 仿真所得h b me s d 标准电路放电波形 第三章亚微米和深亚微米c m o si c 中的e s d 防护技术 3 7 芝 2 量 & g 二 图3 2 4a t l a s 器件仿真箝位器件工作时最高温度 3 4 本章小结 本章简单介绍了目前e s d 防护设计的一种发展方向，即多模式合一的e s d 防 护单元；介绍了e s d 防护设计中常用的一些保护器件及其工作机理：在第三节中 介绍了本a d 转换器芯片( 改进前采用栅极接地的m o s 器件作为f o 管脚的保护 结构，e s d 耐压只有l k v ，不能达到商用标准) 。笔者分析了栅极接地m o s 器件 静电保护过程中一次触发电压高且不能均匀导通的缺点，并提出采用栅极耦合 g c n m o s 的方式来对g g n m o s 保护结构进行改进。g c n m o s 的结构将电压耦合 到箝位n m o s 器件栅极上，使它能够及时开启且满足电流均匀释放的要求，使得 该器件的二次击穿电流增大。为了确定该r c 耦合控制g c n m o s 结构电路的各个 器件参数，本文采用h s p i c e 仿真工具对该电路的r 阻值进行了仿真扫描，得出 其取值与i d 和v g 的关系，本文就是以这些参数结合理论分析完成了各器件参数 的设计。最后，为证明该箝位的g c n m o s 结构能够在e s d 事件发生时有效的工 作，笔者还使用s i l v a c oa t l a s 器件仿真工具对其内部的工作温度作了仿真， 证明该器件能够有效工作。 第四章c m o s 集成电路的全芯片e s d 防护 3 9 第四章c m o s 集成电路的全芯片e s d 防护 对于c m o s 工艺实现的集成电路，其静电防护保护电路设计需要考虑以下几 种情况：首先，是对静电放电很敏感的输入电路，芯片的输入信号一般都是连接 到输入b u f f e r 的栅极，而随着c m o s 工艺的发展，器件的尺寸变的很小，m o s 管的栅氧化层变得很薄，在0 3 5 9 m 工艺中，其厚度约为7 n m ，在经受高压静电放 电时，这层薄氧化层极容易发生击穿，所以需要加入相应的静电防护电路。其次， 输出部分的电路，通常输出部分电路是从p m o s 、n m o s 的漏极引出，其寄生的 双极晶体管在静电放电发生时会被触发来泄放静电电流，所以说输出电路本身就 具有一定的静电防护能力。 在有些文献中提到一种静电放电破坏现象，在测试芯片输入输出管脚之间的 静电耐压能力时，输入、输出管脚周围的电路以及电源和地之间的静电防护电路 均未出现静电损伤，而在芯片内部却出现的很明显的损伤痕迹。这就证明除了经 过i o 管脚对电源地放电模式以外，还存在其他的静电放电模式造成芯片的失效， 这些其他的e s d 模式是：管脚之间( p i n p i n ) 的静电放电和电源与地之间( v d d v s s ) 的静电放电模式i l 刀。如果没有适当的低阻近端通路来释放静电电荷，就会导致静 电电流经过芯片内部电路对其造成e s d 损伤。如果对电路加入电源和地之间的静 电防护结构就能够达到将芯片的各个模式e s d 通路连通的效果，它不仅可以为芯 片管脚之间的放电，电源和地之间的静电事件提供有效的放电通路，而且还能够 适当的分担i o 管脚对电源地放电的电流，因此能够大大提高芯片e s d 保护能力。 此章节部分主要是针对本芯片对电源到地间e s d 保护结构作了考虑，选择了 一种反应速度较快，占用面积较小的电源到地e s d 防护结构，并进一步论证了该 保护结构的性能和实现。最后，针