（微电子学与固体电子学专业论文）基于ip复用soc的可测性设计.pdf

! ：! 堕兰j 曼塑主鲨堡奎 苎王! ! 苎里墼竺塑要塑堡丛 摘要 半导体技术的进步使得在单个芯片上集成数以百万计的门电路成为可能，基 于i p ( i n t e l l e c t u a lp r o p e r t y ) 核复用的s o c ( s y s t e mo nac h i p l ) 设计已成为芯片 设计的主流，可测性设计因其能够显著减少测试开销、提高设计的可测性而受到 广泛的关注。因此，基于i p 核复用s o c 的可测性设计必然成为芯片设计的焦点 之一。 本文首先介绍了测试及可测性设计的基本概念及其类型。然后基于视频字符 叠加芯片v a d s o c ( v i s u a la d d e dd a t a ) 重点研究了存在d f t 结构的复用硬核的 设计、片上多存储器的可测性设计、s o c 芯片可测性设计。 本文对v a d 硬核进行了全面的设计。用v e d l o g 实现r t l 级的代码编程， 并使用n c v e r i l o g 进行了仿真，达到功能要求。然后使用d f tc o m p i l e r 工具实 现了全扫描设计和测试封装的加入，并对测试封装的控制电路进行了设计。由 t e t r am a xa t p g 生成测试向量并计算故障覆盖率，数据表明可获得高达将近 1 0 0 的故障覆盖率。使用v c s 进行了后仿真，最后使用s e 进行了布局布线， 使用3 5 工艺实现了此i p 核的设计。经计算加入d f t 后芯片的面积多于加入之 前芯片的面积不超过3 。 本文提出了v a d s o c 可测性设计方案。对于v a d 硬核使用隔离测试的方 法，对于片上的4 个r a m 采取个b i s t 控制的方法，对于m c u ( m i c r oc o n t r o l u n i t ) 软核以及片上其它逻辑采用构建多条扫描链进行并行全速扫描的合并测试 方案。此外，详细分析了片上内部产生时钟、多时钟、异步信号、双向引脚复用 为扫描端口的处理方法以及全速扫描时测试封装的功能及存储器的处理方法。最 后，通过在片上加入边界扫描链来实现对测试的控制。经验证，此可测性设计方 案，不仅可减少设计费用及测试开销，还可获得高达9 6 8 的故障覆盖率。 总之，随着s o c 技术及可测性设计技术的迅猛发展，i c 设计工程师们会更 多的关注可测性设计，尤其是基于i p 复用s o c 的可测性设计，并推动可测性设 计技术继续向前发展。本论文研究的v a d s o c 芯片的可测性设计也算是为此作 出的一点点探索。 关键词：可测性设计，片上系统，全速扫描，内建自测试，全扫描，边界扫描 塑盔兰三兰堡主兰焦堡兰! 一 堇王! ! 墨旦! 旦竺箜要型丝堡盐 a b s t r a c t r a p i dp r o g r e s si ns e m i c o n d u c t o rt e c h n o l o g ym a k e si t p o s s i b l e t o i n t e g r a t e m i l l i o n so fg a t e si no n ec h i p t h ei pc o r eb a s e ds o cd e s i g nh a sb e c o m et h em a i n t r e n do fi cd e s i g n b e c a u s ed f tc a r lg r e a t l yr e d u c et h ec o s t so fd e s i g n ，i th a sd r a w n b r o a da t t e n t i o n t h et e c h n i q u eo fd f tf o ri pc o r eb a s e ds o cd e s i g nw i l lc e r t a i n l y b e c o m eo n ef o c u so f i cd e s i g n t h i sp a p e rf i r s t l yp r o p o s e st h ec o n c e p to f t e s ta n dd f t t h e nb a s e do nv a d s o c m a i n l ys t u d y st h ed e s i g no fr e u s a b l eh a r dc o r ew i t hd f tc h a r a c t e r i s t i ca n dt h e t e c h n i q u eo fd f t o nt h es o c c h i pl e v e l t h i sp a p e rc o m p l e t e st h ed e s i g no f v a dh a r dc o r e f i r s t l y , f i n i s h i n gt h ec o d ew i t h v e r i l o ga n ds i m u l a t i n gi tw i mn c v e r i l o gs u c c e s s f u l l y s e c o n d l y , a d d i n gs c a nc i r c u i t a n dt e s tw r a p p e rf i n a l l y , p r o d u c i n gt e s tv e c t o r sa n df a u l tc o v e r a g ew i 血t e t r am a x a t p g t h ed a t ai n d i c a t e st h ef a u l tc o v e m g ec a nr e a c h1 0 0 a n dt h ec o s to fa r e ai s o n l y3 t h i sp a p e rr a i s e st h es c h e m eo fd f tf o rt h ev a d - s o c t h i ss c h e m et e s t st h e v a dh a r dc o r e 、析t hi s o l a t i o nm e t h o da n dt h ef o u rm e m o r y sw i t hb i s ta n da st o m c ua n do t h e rl o g i ct e s tt h e mt o g e t h e rw i t hp a r a l l e la t - s p e e ds c a n b e s i d e s p a r t i c u l a r l yd e s c r i b e st h em e t h o dt o d ow i t ht h ei n t e r n a lc l o c k ，m u l t i - c l o c k ， a s y n c h r o n o u ss i g n a l ，b i d i r e c t i o np i n ，t e s t w r a p p e ra n dt h em e m o r y s f i n a l l y , a d d i n g t h eb o u n d a r ys c a nc h a i nt oc o n t r o lt h ei n t e r n a lt e s t i ti sc o m p u t e dt h a tt h i ss c h e m e c a nn o to n l yr e d u c et h ec o m p l e x i t yo fd e s i g na n dt h ec o s t so ft e s t ，b u ta l s og a i n 9 6 8 f a u l tc o v e r a g e i nc o n c l u s i o n ，a l o n gw i t ht h er a p i dd e v e l o p m e n to fs o ct e c h n o l o g ya n dt h ed f t t e c h n i q u e ，t h ei ce n g i n e e r sw i l lp a ym o r ea t t e n t i o no nd f t , e s p e c i a l l yt h et e c h n i q u e o f d f tf o ri pc o r eb a s e ds o c a n dc o n t i n u ep r o m o t i n gt h ed f tt e c h n i q u ea h e a d t h i s p a p e rm a i n l ys t u d i e st h ed f t s t r u c t u r ef o rt h ev a d s o ca n dia l t lh o n o r e df o rt h e o p p o r t u n i t yt oe x p l o r ei nt h ed f t f i e l d k e yw o r d s ：d f t ,s o c ，a t - s p e e ds c a n ，b i s t ，f u l ls c a n ，b o u n d a r ys c a n i l 上海大学工学硕士学位论文基于i p 复用s o c 的可嚣性设计 原创性声明 本人声明：所呈交的论文是本人在导师指导下进行的研究工作。 除了文中特别加以标注和致谢的地方外，论文中不包含其他人已发表 或撰写过的研究成果。参与同一工作的其他同志对本研究所做的任何 贡献均已在论文中作了明确的说明并表示了谢意。 签名： 聋堑錾 日期竺；2 ：广 本论文使用授权说明 本人完全了解上海大学有关保留、使用学位论文的规定，即：学校有权保留 论文及送交论文复印件，允许论文被查阅和借阅：学校可以公布论文的全部或部 分内容。 ( 保密的论文在解密后应遵守此规定) 签名：导师签名： i 汐f 1 r 十 = 兰塑查兰三堂堡圭堂堕堡奎 苎王堡壅旦! ! 竺堕里型丝堡盐 第一章引言 随着超大规模电路技术的发展，i c 制造的特征尺寸已达到o 1 3 u r n ，甚至更 小；芯片的集成规模已从1 0 年前的数万门发展到现在的数百万门。随着芯片集 成度的提高，在一块芯片上集成整个系统即所谓的片上系统s o c ( s y s t e mo n c h i p ) 成为现实。i p 复用技术以其能够有效的控制设计费用、缩短设计周期、提 高产品质量的优点成为s o c 设计的首选方法。 但设计规模的增大、集成度的提高、引脚的增多、i p 埋入深度的加大，必 然带来测试向量的增多和输入测试向量的难度加大，这便加大了s o c 的测试难 度。因此，基于i p 复用s o c 的可测性设计必然成为可测性设计的一个重点。 本章首先介绍测试及可测性设计的基本概念，然后介绍论文的主要工作和贡 献，最后介绍论文的结构安排。 1 1 测试的基本概念 1 1 1 测试评判标准 为了评判半导体产品的质量和可靠性就必须对其进行测试。测试就是将已知 激励输入待测电路，通过将电路的实际响应与预期响应相比较来确定电路的正确 性。在测试时如果输出响应与期望值不符，就会出现失效( f a i l u r e ) 。 在测试中，除了失效以外还有缺陷( d e f e c t ) 和故障( f a u l t ) 两个词来定义 错误，但是这三个词所指的内容是不同的。缺陷是在物理层面出现的问题，如 开路、短路、金属桥接阻及工艺方面的错误。故障是缺陷在晶体管级或门级的模 型表征。也可能存在几个不同的缺陷对应一个故障模型( f a u l t m o d e l ) 。但是，缺 陷、晶体管级或门级故障不代表失效，只有满足了故障模型是可观的以及建立了 失效标准这两个条件后才能被称为失效n 1 。例如在大的时序空间上的较小的时滞 故障或者在扇出重会聚逻辑上的固定型故障都不是失效。 用于测试的a t p g ( a u t o m a t i ct e s tp a t t e r ng e n e r a t i o n ) 是基于故障模型计算 芯片的故障覆盖率的。所谓故障覆盖率是指一个测试集已测故障数占所有可测故 障数的百分比“1 ： 故障覆盖率= 已测故障数( 故障总数一不可测故障数) x 1 0 0 ( 1 - 1 ) 上海大学工学硕士学位论文 基于i p 复用8 0 c 的可舅性设计 但是，由于不同的a t p g 工具对故障定义的范围不同，因此，对于同一个芯片就 可能出现不同的故障覆盖率。例如，有的工具仅仅定义在门输入和门输出的固定 型故障为故障，而其它工具定义的故障不仅包括这两种故障还包括线网之间的连 接故障等。 当前，在v l s i 设计中最常用的故障模型有以下几种t 3 1 ； 1 ) 单点固定型故障模型，这是一种静态故障模型，即是任何时候电路中只有一 条信号线固定为0 ( 或1 ) 值。无论电路输入取什么值时该线取值不变。 2 ) 时滞故障模型。这是一种与时序有关的故障模型，它又包括转换时滞故障模 型和路径时滞敌障模型。其中，转换时滞故障模型是在系统运行过程中，门上的 信号极慢的由0 变到l 或极慢的由1 变到0 。路径时滞故障模型可以看作在一条 路径e 所有门的转换时滞故障的总和。 3 ) 基于电流的故障模型，这种故障模型是单点固定故障横型和时滞故障模型无 法代表的可能导致漏电流的故障。 1 1 2 测试的类型 测试类型分为功能测试、结构测试、组合穷举和穷举测试以及伪穷举测试几 种。其中，功能测试用于验证模型或逻辑的功能是否与所期望的相同。结构测试 是用于验证芯片的拓扑结构。这种测试可以基于单点固定型故障模型及时滞故障 模型完成。结构测试由故障覆盖率来表征。组合穷举测试又称2 “钡 试，是将每 一组可能的测试向量值都输入n 个输入口来验证模型或组合逻辑部分的行为。穷 举测试又称2 ”测试，它与组合穷举测试相同，只是在模型和逻辑中还存在保 持状态的时序电路。伪穷举测试只是输入2 “个向量值的一部分。b i s t 即是使用 这种技术。 功能测试、组合穷举测试、伪穷举测试以及穷举测试都要求达到1 0 0 的故 障覆盖率。而结构测试通常要求故障覆盖率达到9 5 0 r - 9 9 。 1 1 3 工业测试 工业测试与前面介绍的几种测试是不同层面的测试，工业测试是在a t e ( a u t o m a l i ct e s te q u i p m e n t ) 上完成的。a t e 是由大量的带存储容量的信道、大 量的时钟发生器以及大量的电压供应源组成。可以进行存储器测试和静态电流 ( i d d q ) 测试等，并能提供测试时的同步时钟。 ( i d d a ) 测试等，并能提供测试时的同步时钟， 上海大学工学硕士学位论文 基于i p 复用s o c 的可测性设计 a t e 对输入的向量和时钟、对响应的测量、对p i n 的频率和功率、使用的信 遭、以及容许的向量存储容量等方面都有要求。a t e 仅能通过p i n 对设计进行测 试，并且可能产生信号的延时和衰减问题以及时钟延时问题，在测试时还要考虑 芯片输出负载和温度问题。工业测试程序中的向量数据包括后仿真的数据和 a t p g 工具以及构造测试程序的测试工程师提供的数据。 工业测试开销的主要部分是测试时间，因此可以通过并行测试多个芯片来减 少测试开销。如果测试程序过于复杂、向量过多，导致向量的再输入操作，也会 增加测试开销，这可以通过单沿( s i n g l ee d g es e t ) 测试及向量压缩来简化测试程 序，从而减少测试开销。单沿时序就是在相同的时序标准和测试器时序模式下在 某个p i n 上输入测试向量或对响应进行分析。测试器时序模式是测试器易于产生 数字信号并在测试程序中表示它们的方法。 1 1 4 测试与质量的关系 下面在数字电路的固定模型下讨论这个闾题。 设产品的成品率为y ，故障覆盖率为t ，投放市场的产品的质量用故障级 d l ( d e f e c tl e v e l ) 表示，t o s h i b a 于1 9 9 6 年提出一个评判产品质量的公式1 ： d l = l y ( 1 一厅) ( 1 - 1 ) 由于d l 取值越小，则产品的质量越高。为了获得足够低的d l 值，有两种 方法：( 1 ) 提高y 的值，当y = i ，即产品的成品率为1 0 0 时，d l = o ；( 2 ) 提 高t 的值，当t = i ，即故障覆盖率为1 0 0 时，d l ：o 。因此，要获得低故障级， 高质量的产品就需要高成品率和高故障覆盖率。图1 1 为对应于不同的成品率y 、 故障级d l 和故障覆盖率t 的关系曲线。由图可见，在t 一定的情况下，y 的值 越大，d l 越小；在y 一定的情况下，t 的值越大，d l 的值越小。 由以上可见测试的重要性。然而，测试开销是巨大的。据统计，检测一个故 障在门级、芯片级、板级、系统级及域级的测试开销依次以十倍增长，而且，随 着电路的输入管脚及时钟频率的增加成指数增长。同时，实验也证明：测试开销 与电路规模成指数增加，而研制与生产成本的增长速度远远小于指数增长i 因此 随着集成电路技术的快速发展，单个芯片中集成的电路门数越来越多，就使得测 试成本在产品总成本中所占的比率越来越大。为了减少测试的难度，降低测试的 开销，可测性设计便应运而生。 上海大学工学硕士学位论文 基于m 复用s o c 的可翻性设计 d e f e c j e v e rc 4 j 3 8 2 0 1 0 o - 弋。协 a c t u ac 址r v e s ， ci k = l 一一v ：1 一 n 彳o 卜x 、 n 司5 0 b 竺? 、。 l y = o n 二 、- 、- 、 心k o t 02 03 0d 5 06 07 08 0g o 故障覆盖率( ) 图1 1d l 与t 及y 的关系曲线 f i g u r e1 1 t h er e l a t i o na m o n gd l ，ta n dy 1 2 可测性设计的基本概念 1 2 1 可测性设计的定义及分类 在电路的适当位置加入适当的逻辑电路以提高芯片的可测性被称为可测性 设计5 1 。更具体点说，可测性设计是通过加入某些逻辑电路来提高设计的可测 性，减少产生向量的复杂性，减少产生向量的时间，以及减少输入向量的开销。 从表面上看，可测性设计会增加设计的工作量，会影响设计的功率、面积、时序、 d i n 数。但实际上，可测性设计可以使设计易于支持所有的测试环境( 晶片探测、 工业测试、使用寿命测试、板级整合、工程师调试、顾客调试、故障分析等) ， 使得设计容易产生测试向量。减少测试开销( 测试器的复杂性、测试时间、对测 试器的要求) ，因此从总体上说，可测性设计会显著提高设计的可测性，大大减 少设计的开销。 可测性问题包括两个重要的方面，一是要由原始输入信号来控制电路内某 个节点的电平值，以便激活故障和控制敏化通路上的其它控制信号，这种特性叫 做节点的可控性；另一方面要建立某一条故障敏化通路，使故障能传输到可及输 出端，以便可以观察到故障信号，这种特性叫做可观性。 可测性设计的方法主要分为两类b 1 ：一类是专项设计( a dh o cd e s i g n ) ，即按 功能基本要求设计系统和电路，采取一些比较简单易行的措施，使它们的可测性 4 潞蚶 阳 阮 蝴 圭塑查兰三兰堡主堂丝堡茎 苎王! ! 塑墼竺堕里型堡堡盐 得到提高；另一类是结构设计，它是根据可测性的一般规则和基本模式来进行电 路的功能设计。显然，前者是不能根本解决测试问题的，尤其是对时序电路的测 试，本来测试是十分困难的，在稍作改进后，测试仍存在相当的困难，因此时序 电路的可测性设计经常采用结构设计。 相对于组合电路，时序电路中因存在反馈线、存储元件和时序元件，使得时 序电路的测试比组合逻辑电路的测试要困难的多。因此，下面重点讨论适于时序 电路可测性设计的结构设计。 1 2 2结构设计 结构设计主要包括扫描设计，内建自测试设计和边界扫描技术1 6 j 。 ( 1 ) 扫描设计 扫描设计是一种最为广泛的结构设计，测试时可以获得高达1 0 0 的故障覆 盖率订1 。它的核心思想是将时序电路转变为组合电路，通过将每一个触发器用至 少一对测试点表示以实现对内部节点的控制和观察。每一个扫描触发器的q 输 出或q 反输出作为与它相连的组合电路的测试控制点，通过扫描移位操作可将 控制值直接输入。每一个扫描触发器的输入端d 作为与d 相连的组合电路的测 试观察点，通过扫描移位操作可以对电路的响应值直接进行观察。 扫描设计是针对组合a t p g 工具的电路简化鸭1 。组合a t p g 认为电路中不存 在时序单元而只存在控制点、观察点以及本来的输入、输出和所有其它的用于扫 描的测试点。扫描设计电路是由扫描插入获得，扫描插入将系统中所有的触发器 置换成可进行扫描操作的触发器，并将它们连成扫描链。在将一个全扫描设计输 入到组合a t p g 工具中后，a t p g 工具将设计转换为相应的内部模式，从而生成 扫描测试向量并且计算故障覆盏率。 m u x d 扫描触发器是最常用的扫描触发器，几乎所有的d f t 和a t p g 工 具都支持这一类型的扫描插入、规则检查和基于m u x - d 触发器的扫描设计的 向量产生伸1 。这种扫描触发器仅仅是在原来触发器的前面加入一个二选一的选 择器，并增加了s d i 、s e 、s d o 三个端口，其中，s d o 端口可以复用q 或 o n 端口，如图1 2 。这一结构允许扫描字移入、扫描字移出以及“扫描移位， 功能取样”模式的选择等功能的实现。 塑查里三兰堡主兰垡鳖一 苎王望墨旦! ! 至塑旦型壁垦盐 d s d i s e c l k s d o q q n s d o 图1 2 扫描触发器 f i g u r e1 2 s c a n n a b l ef l i p - f l o p 显然，二路选择器的加入将增加触发器的建立( s e t - u p ) 时间，s d o 的连接 会延长输出时间，这些都会降低数据传输速率。并且构造扫描链时s d i 、 s d o 和s e 的连接将使芯片布局复杂化。但实际上，随着特征尺寸的减少，库中触发 器的数据传输速度超过了时钟信号扇出树的最大偏移( s k e w ) ，这时，二路选择 器的加入反而会有利于对触发器中保持( t l o l d ) 时间的处理，以解决时序问题。 m u - x d 触发器除了最基本的单元以外，还包涵其它类型，同步置位 ( s y n c h r o n o u s - s e t ) ，同步清零( s y n c h r o n o u s c l e a r ) ，同步使能( s y n c h r o n o t s - h o l d e n a b l e ) 以及它们之间的组合构成的扫描触发器 7 1 0 在同一个设计中可以使用这 些不同的m u x d 触发器，不会影响扫描测试的结果。 m u x - d 触发器不是用子扫描设计的唯一扫描触发器l l o l 。还有其它两种较 常用的扫描触发器，分别是时钟控制扫描( c l o c k e d 。s c a n ) 单元和i b m 在a s i c 中使用的电平敏感扫描设计( l s s d ，l e v e ls e n s i t i v es c a nd e s i g n ) ，本论文不作详 细介绍。 图1 , 3 扫描设计基本结构 f i g u r e1 3 t h eb a s i cs t r u c t u r eo fs c a n 6 塑查兰三燮丝丝奎 苎王! ! 塞旦! q 宝堕里塑丝塑盐 图1 3 为扫描设计的基本结构。扫描触发器除了提供从d 到q 的功能数据 路径外还提供从s d i 到s d o 的扫描数据路径。如果在一个设计中将所有的时序 单元转化为扫描触发器，就称这种测试结构为全扫描。如果在设计中还存在某些 非扫描时序单元，就称这种测试结构为局部扫描。在全扫描设计中的所有时序单 元都转变成可扫描的时序单元，因此整个设计就变成了组合电路，这种简化有利 于使用组合a t p g 工具来产生测试向量。 ( 2 ) 内建自测试设计 在集成电路芯片内部增加产生激励和做测试分析的电路，这样芯片不但能完 成逻辑功能，还能在给定测试命令时进行自我测试分析，并输出结果，这就称为 内建自测试( b i s t ，b u i l di n s e l f t e s t ) i l l 。 7 一”12 p 忙i ： 测试向量i 霆+ 叫嚣 il r 陋。试车成器il甲 l测试控制器 i 图1 4b i s t 的基本结构 f i g u r e l 4 t h eb a s i cs t r c t u r eo f b i s t 内建自测试电路设计是建立在伪随机数的产生、特征分析和扫描电路的基础 上，图1 4 是b i s t 的基本结构。采用测试生成器生成伪随机测试输入序列，应 用响应分析器记录被测试电路输出序列的特征值，利用扫描电路设计，串行输出 特征值。当测试所得的特征值与被测电路的正确特征值相同时，被测电路即为无 故障，反之，则有故障。被测电路的正确特征值可预先通过完好电路的实测得到， 也可以通过电路的功能模拟得到。 由于测试生成器、响应分析器和扫描通路设计所涉及的硬件比较简单，适当 的设计可以共享逻辑电路，使得为测试而附加的电路比较少，容易把测试电路嵌 入芯片内部，从而实现内建自测试电路设计。 ( 3 ) 边界扫描技术“1 7 兰塑查主三兰堡圭兰垡堡兰! 一 萎王! ! 墨旦塑兰鲤旦型丝垦盐 边界扫描技术是一种扩展的自治测试技术。它在测试时不需要其它的测试 设备，不仅可测芯片或p c b 的逻辑功能，还可以测试i c 之间或p c b 之间的连 接是否存在故障。因此已成为数字系统可测性设计的主流，i e e e 也于1 9 9 0 年确 定了有关的标准( i e e e l l 4 9 1 ) 1 9 1 。 嗣试鼓据 翔r 入t i 输入 ( i ) 图1 5 边界扫描技术的基本原理图 f i g u r e1 5 b a s i cp r i n c i p l eo f b o u n d a r ys c a n 边界扫描技术的基本原理如图1 5 所示。它是在核心逻辑电路的输入输出端 都增加一个寄存器，这些寄存器的特点是：每个寄存器都可输入数据，也可输出 数据；所有的寄存器可连接成一个移位寄存器。 根据i e e e l l 4 9 1 标准，边界扫描设计的硬件包括四个部分：测试存取通道 ( t a p ) 、t a p 控制器、指令寄存器、测试数据寄存器组( t d r ) ，如图1 6 所示。 测试存取通道t a p 提供i c 或p c b 测试所需要的各种数据，它有四个端口，测 试时钟输入端口t c k ，测试方式选择输入端口t m s ，串行测试数据输入端口t d i ， 串行测试数据输出端口t d o ；t a p 控制器的作用是将串行输入的t m s 信号进行 译码使边界扫描系统进入相应的测试模式，并产生该模式下所需要的各个控制信 号。指令寄存器实现对指令的存储；测试数据寄存器组中，旁路寄存器b r 和边 界扫描寄存器b s r 是必须有的，器件标识寄存器( i d r ) 通常也应该设置，而 一个或几个专用功能的寄存器则不是必需的，视测试的要求和测试的便利性需求 而异。测试数据寄存器组中的每个寄存器都可以接入扫描链中。在某个时刻接入 8 土燮三兰! 堂堂苎 苎兰! 墨旦! ! ! 塑卫型丝塑生 哪个寄存器则决定于当甘寸在指令寄存器中的指令。 图16 边界扫描设计的基本结构 f i g u r e1 6 b a s i cs t r u c t u r eo f b o u n d a r ys c a l l 若一块p c b 上有多个具有边界扫描设计的i c 时，可将每个i c 中的边界扫 描链串接起来，以形成。个更长的移位寄存器，即更长的扫描链。此时若要测试 其中个芯片，则测试数据仍需要在该扫描链的总长度上移动，显然浪费了大量 的测试时问。旁路寄存器b r 可将当前没有测试的i c 的扫描链短路起来，使扫 描链总长度近似为所测芯片上的扫描链长度，以减少测试时间。边界扫描寄存器 b s r 是边界扫描设计中最重要的工作寄存器。它完成测试数据的输入、输出锁 存和移位等测试必需的操作。器件标志寄存器i d r 是一个3 2 位的标准寄存器， 其内容是关于该器件的版本号、器件型号、制造厂商等信息。专用数据寄存器 s r 是为完成特殊的测试过程而设置的。 在i e e e11 4 9 1 的标准中，指令有两类。一类是公共指令，即每一个边界扫 描设计都是通用的；另一类是专用指令，这是设计者或生产厂商为专用的测试数 据寄存器完成特定的测试功能而专门设计的。公共指令又分为两种。一种是 i e e e l l 4 91 标准规定必须有的，旁路( 旁路) 、采样预装( 取样p r e l o a d ) 和 外测试( e x t e s t ) 。另- - e o 是非必须有的，内测试( i n t e s t ) 、运行内测试 ( r u n b i s t ) 、取器件标志码( i d c o d e ) 和用户代码( u s e r c o d e ) 。此外还 有两个可选择的指令，组件( c l a m p ) 指令和输出高阻( h i g h ) 指令。 上海大学工学确士学位论文 基于l p 复用s o c 的可测性设计 内测试和外测试是两种基本测试模式。内测试是测试核心逻辑。核心电路的 输出端的寄存嚣置为输入式，输入端的寄存器置为输出方式，并通过t d i 将核 心逻辑电路输入端的寄存器置入测试激励向量以驱动核心逻辑，同时将其响应采 集到核心逻辑输出端的寄存器中，最后将响应逐位移出，即可得到测试结果。外 测试是测试i c 或p c b 之间的连线。将每个欲测试的连线的一端的寄存器置为输 入方式，从t d i 置入激励向量，另一端的寄存器置为输入方式，以采集该线上 的响应值，通过比较响应与激励之间的关系就可判断所测连线是否有故障( 开路 或短路) 。边界扫描同样适用于片上的可测性设计。 1 3 论文的主要工作与贡献 二一一一一一一一一一一一一一一一一一一一一一一一一一一一。 图1 7v a d s o c 的框图 f i g u m l 7 t h es t r u c t u r eo f v a d s o c 本论文对v a d s o c 芯片进行了可测性设计，v a d s o c 的框图“如图1 7 所示。它主要是由字符叠加处理器v a d 、双口r a m 、m c u 和1 2 c 控制器模块 组成。此字符叠加s o c 实现的操作为：将p c 输入的字符偏移地址，经由m c u 输入到双口r a m 中，v a d 根据双口r a m 中的偏移地址读取字库r o m 中的数 据。基于此s o c 芯片，本论文主要完成的工作如下： 1 视频字符叠加器v a d 复用硬核的设计。完成了从r t l 级代码的实现， 综合及固定型故障测试全扫描的加入，测试封装( t e s t - w r a p p e r ) 的加入， 直到最后布局布线产生g d s h 文件。 2 v a d s o c 片上存储器的可测性设计。采用一个b i s t 控制三个r a m 、 一个b i s t 控制一个r o m 的混合策略，完成了芯片级多存储器的可测性 j 0 兰塑查兰三兰塑圭兰垡堕苎 苎王! ! 壅旦磐! 塑! 塑丝望盐 设计。 3 v a d s o c 上的m c u 及1 2 c 控制单元等其它逻辑电路的可测性设计。使 用合并测试的方法进行了全速扫描设计，并解决了扫描测试时关于时钟 及存储器的处理等复杂问题。 4 v a d - s o c 顶层的边界扫描设计。使用d f tc o m p i l e r 加入了边界扫描并 进行了综合，使用v c s 进行了综合后仿真。 本论文通过以上的工作与研究，实现了内嵌复用d f t 的复用v a d 硬核的设 计，并对v a d s o c 的可测性设计进行了初步探讨，为项目组以后关于可测性设 计的研究歼辟了一条道路并奠定了坚实的基础。 1 4 论文结构安排 本文主要针对v a d - - s o c 的可测性设计和实现进行深入研究，研究内容涉 及i p 技术、s o c 技术、全扫描、b i s t 、边界扫描、全速扫描等等，其中第二， 第三，第四是本文的重点。 第一章引言部分提出了选题的意义和目的，并介绍了本论文的研究内容。 第二章介绍了基于i p 复用s o c 的可测性设计的两个主要方面。一个方面 是内嵌复用d f t 的复用i p 核的设计应该考虑的问题和设计关键点；男一个方面 是基于i p 复用s o c 的芯片级可测性设计，其中包括片上存储器、片上不同类型 核以及u d l 的d f t 应该考虑的问题以及常用的方法。 第三章详细介绍了内嵌复用d f t 的v a d 复用i p 核的设计，其中包括r t l 代码设计，前仿真，固定型故障扫描测试结构的设计，测试封装的加入，综合后 仿真，布局布线等。 第四章详细介绍了v a d s o c 的片上各部分的d f t ，其中包括片上三个 r a m 、一个r o m 、v a d 硬核、m c u 软核及1 2 c 总线控制电路等的d f t 。对v a d 复用硬核使用隔离测试的方法，三个r a m 使用一个b i s t 控制器，r o m 单独使 用一个b i s t 测试的方法，m c u 软核及其它片上电路使用合并测试策略进行并 行全速扫描测试。并在顶层加入边界扫描用于对各部分的测试进行控制。 第五章总结和展望。 上海大学工学硕士学位论文 基于i p 复用$ o c 的可测性设计 第二章基于i p 复用s o c 可测性设计概述 上一章介绍了测试及可测性设计的基本概念及其在集成电路设计中具有的 重要价值。本章将较详细的介绍基于i p 复用s o c 可测性设计的注意问题和常用 方法。 2 1 研究基于i p 复用的s o c 2 1 1 可复用i p 核的定义 何谓i p 核没有一个通用的定义，大多数工程师将集成电路设计中具有独立知 识产权的可复用功能模块定义为i p 核，其英文名称为“i n t e l l e c t u a lp r o p e r t y t l l l l l 。 i p 就其本质来讲即是个能够提供正确接口信号的基本电路功能模块，如微处 理器、视频处理单元、总线接口等，甚至一个可复用j t a g 的t a p 控制器也可 被认为是核。 i p 核模块有行为、结构和物理三级不同程度的设计，对应有主要描述功能 行为的“软i p 核”、完成结构描述的“圃口核”和基于物理描述并经过工艺验 证的“硬i p 核”三个层次。 软i p 核通常是以某种h d l 代码提交给用户，它已经过行为级设计优化和功 能验证，其中不含有任何具体的物理信息。硬m 核的电路布局布线和工艺是确 定的，硬核已完成全部的前端和后端设计，硬核提供设计的最终阶段产品。固i p 核是一种介于软核和硬核之间的i p ，通常以r t l 代码和对应具体工艺网表的混 合形式提供。固核是完成了综合的功能块，有较大的设计深度，以网表的形式提 交给客户，使用固核允许用户重新确定关键性能参数，如果客户与固核使用同一 单元库，i p 的成功率会比较高。 此外，i p 核还可分为可合并核和不可合并核。所谓可合并核是不包括d f t 的，可以与其它逻辑电路作为一个整体进行可测性设计的核；所谓不可合并核是 包括d f t 的，并且在核复用后仍可以使用原核d f t 的不可改变的核。 2 1 2 基于i p 核复用s o c 的定义 基于核复用的芯片也没有一个通用的定义。通常定义使用任何一种方法将以 前设计的h d l 、r t l 、或者g d s y l 文件复用到一个设计中即为基于核复用的芯 1 2 兰塑查兰三兰塑圭兰! 垡堕薹 兰王坚墨旦! q 曼塑里翌壁堡生 片。将整个系统集成到个芯片上被称为片上系统s o c 。则基于i p 核复用s o c 设计的定义是通过用户自定义逻辑u d l ( u s e rd e f i n e dl o g i c ) 和连线将多个i p 核 整合为一个系统“”。 2 2 内嵌复用d f t 的复用i p 核的设计 关键点 评判基于核复用方法的采用对设计的影响，应该先从目标核本身考虑。当一 个设计单元被作为一个可复用核进行设计，这时主要关心的是使用何种d f t 可 以达到测试目标。通常可以同时使用几种d f t 结构来实现，但是无论采用何种 d f t 方法，复用核的设计必须遵守某些基本的复用设计规则，并且还应该考虑 减少复用时的难度。 ( 1 ) 核类型的选择 在设计核时，设计者必须考虑核的最终商业目标。如果核是一个高性能单元， 并将被复用到复杂的高性能芯片中，并且最终芯片的设计由核生产者完成，通常 采用软核，并把它作为芯片h d l 代码的一部分使用合并测试的策略进行可钡4 性 设计；对于小的、低性能的芯片应该进行单一综合然后放在芯片进行可测性设计； 如果核是高产量、低开销、低利润的复用核，并且需要保护m 的内容，而且提 供者和复用者不同，就应该把它作为硬核进行设计，并在提供g d s n 之前实现 d f t 。 ( 2 ) 测试时钟 在测试时，测试时钟一般有两种选择，一种是直接使用核的时钟进行测试， 另一种是使用由测试器提供的旁路时钟。如果直接使用核的时钟进行测试。此时 为了让测试器能够辨别何时输入新的数据、何时观察输出数据，就需要核的时钟 提供一个时钟输出信号( c l o c k - o u t ) 。而且在进行i d d q 和存储器的保持力测试时， 由于需要停止时钟或降低时钟频率，使用核上的时钟就难以控制。因此最好的方 法是使用由测试器提供的旁路时钟。因为测试器可直接控制旁路时钟，给被测电 路提供同步时钟信号，从而能够减少输入复用向量的复杂性。但旁路时钟的频率 受到测试器的限制，不能做到很高。如果设计的测试结构还要支持全速测试，就 需要提供全速时钟。 ( 3 ) 核的测试策略 上海大学工学硕士学位论文 基于i p 复用$ o c 的可涌性设计 核的测试策略有多种选择，包括固定型故障测试扫描、并行扫描、全速扫描、 逻辑b i s t 、存储器b i s t 等。其中固定型故障测试扫描是一种仅支持固定型故障 测试的扫描结构，它可使用a t p g 提供有效的测试向量。并行扫描是支持几条扫 描链并行操作，通过减少测试时间来减少开销的测试结构。全速扫描可减少测试 时间，并能够对时滞故障进行检测。逻辑b i s t 适用于测试要求很严格的高性能 核。而对于有复用存储器的楱，核的复用将是存储器的再次复用，这时通常使用 的是存储器b i s t 。 ( 4 ) 片上测试策略 片上测试策略主要包括隔离测试、合并钡4 试、混合测试。其中隔离测试支持 独立测试核。这种方法易于调试和复用，并有利于说明。适于软核、固核及硬核。 合并测试是将整个芯片作为一个整体来进行测试，适于软核和固核。而当有多种 核需要复用时，其中某些是硬核，某些是软核和固核，或者某些是可合并的，某 些是不可合并的，则整个芯片采用隔离测试和合并测试的混合，即混合测试。 ( 5 ) 测试要求的实现 ，测试要求一般包括结构测试、频率和时序测试、i d d q 电流测试、故障分析等， 它们可以通过不同的方法来实现。如果复用的核需要进行结构测试，可通过简单 的扫描有效地实现。如果复用的核需要对频率和信号时序进行测试，可通过全速 扫描来实现。如果芯片需要静态电流或漏电流测试，复用核应该支持静态测试设 计技术。此外，芯片级设计可能要迸行故障分析调试。因此，复用核应该支持逻 辑观察和存储器的位图移出等。所谓可测性设计应该包括这些功能。 ( 6 ) 开销问题 影响测试开销的因素主要包括测试时间、面积开销、测试器性能要求的开销 以及测试电源开销等，这些因素之间是相互影响的。核向量是芯片测试程序的一 部分，越多的核向量需要的测试器存储容量越大。可以通过压缩的方法来减少核 向量，但是会有巨大的电源开销。通过将核与芯片上其它逻辑进行并行测试，可 以减少测试时间，但也会导致较高的电源开销。全速测试可以带来较少的测试时 间，但是需要较高的功率和一个支持较高扫描数据率的测试器：专用测试p i n 的 使用，可以降低产生测试信号的难度，但这就不可避免地会导致p i n 的数目和芯 片布局面积的增加；反之，复用p i n 的使用会减小p i n 的数目，但这又会增加测 1 4 上海大学工学硕士学位论文 基于l p 复用s o c 的可测性设计 试信号的产生难度和减少故障覆盖率。 此外，为了缩短设计周期，在设计核时还应考虑其复用时的简易性，这就需 要考虑测试策略和测试信号对核复用难度的影响，以及将核的复用测试向量放到 芯片级测试程序的简易性。 ( 7 ) 测试频率 在不知道芯片封装和其它芯片逻辑的情况下，设计复用核的一个最困难问题 是核测试逻辑和测试端口的频率处理。虽然核仅仅需要在最终芯片设计的频率下 测试，但是核被设计时是不知道复用它的芯片的测试频率的，因此，核设计者必 须考虑最差情况，即核操作在最大频率而片上非核逻辑在比它低的多或高的多的 频率下工作。另一个问题是在设计核时不知道测试器的操作频率。那么随核提供 的向量的频率或者适合任何测试器，或者指定测试器的型号。 解决这一问题的最简单的方法是使核的所有向量在最低频率下操作，但是， 这可能会影响全速扫描测试，并且会带来较高的测试开销。另一个方法是具体地 说明核应该以何种方法进行复用和测试