（微电子学与固体电子学专业论文）基于pcastro的深亚微米布局布线流程研究.pdf

东南大学硕十学位论文 摘要 集成电路规模的不断增人，集成i 艺不断进步，对集成电路的设计方法提出了更高要求。在深 弧微米工艺r ，由r 互连延时在总延时中所 比重加大，连线间距及供电电压的减小，使得时序、 信号完整性问题成为影响集成电路斤端设计的主要闭素。如何预测井能够真实反映这些深微米效 应，需要一个简单的、可重复的已定义好的后端殴计流样。 集成电路斤端设计的主要任务是布局布线，本文课题的研究方向是基于p c + a s t r o 的深微米布 局布线流群。p c 即物理综合( p h y s i c a lc o 。n p i l e r ) ，它利a s l r o 同是s y n o p s y s 公司的集成电路后端 设计1 儿：前者侧重于标准单元布局，斤者优侧重丁时钟树综合和布线。本文利hj 其各白优点，在 布局规划、布局、时钟树综合及布线等斤端设计阶段分别使。本文首先总结了后端设计中的主要 ! i 正时模型、a s t r 0 寄生参数提取及时序优化。然后针对t 程中心研发的s o c 芯片g a m e l d ，提山了其 在s m i c ( 中芯国际) o 1 8 “mt 艺卜使用p h ys j c a lc 。m p l i e r 和a s t r o 斤端设计的流程。使川p c + a s t r o 建立g a r n e l ds m i c 后端没计的四个步骤是本文的重点：在a s t r 。中布局规划，进 亍手1 摆放硬i p 位置，模拟模块和数字模块分开及基 二电压降和l 乜迁移的电源地布线；在p c 中布局，运川命令 p h y s o p t 进行时序年拥塞驱动的标准单元布局，同时考虑j ，芯片的性能年l 呵布线性；在a s u o 中时钟 树综台及布线，考虑到门控单元的叫钟树综合方法使得时钟树综合后芯片的最高运行频率i u 达 1 0 0 m h z ，分布式的押线方式可使布线时间缩短3 到5 倍。文中分刖给出了这四个步骡的设计原理、 方法鼓脚本。最后，本文还探索出使州m a k e f l l e 米对g a r n e l ds m i c 后端流i 譬进行管理的方法。本文 提山的布局布线流稃对同类芯片也具订适州性。 基丁g a m e l d 的实验结果表叫：使_ l j 本文探索u 1 的肝端设计流稃进行物理设计斤，g a r n e 】d 芯片 的芯片面积为3 6 1 0 u m 3 6 1 0 n m ，最高频率达剑1 ( ) 0 m h z ，达到了故计的要求。 关键词：物理设计：布局规划；布局；日_ j 钟村综合；布线：布局布线流利管理 a b s t r a c l a b s t r a c t t h ei n c r e a s i n gn u m b e r so ft r a ns j s l o r sa r eb e j n gp a c k e di n t ol h es a m ed i e s i z ea n di c ( i n t e g r a t e dc i r c u i t ) ：h n o l o g yd e v e l o p sr a p j d l yb r i n g sn e wc h a | | e “g e st ot h em e 【h o d o l o g yo fi cd e s i g n 。i nd s m ( d e e p s u b m i c r o n ) p r o c e s s b e c a u s ei n t e r c o n n e c “o nd e l a yj n c r c a s i “g l yb e c a m e sad o m i n a n ct a c t o ri nc i r c u j ld e l a y ，a t t h es a m et i m e ，d u c 【o 【h ed e c r e a s i n go fi h ew i r es p a c i n ga n dp o w e rs u p p l yv o l t a g e ，l h et i m j n ga n ds i g n a l i n t o g r j yb e c a m et h em a j o rf n c 【o r st h a ta 何色c t 【h el cb a c k e n dd e s i g n h o wl ot o r e c a s ta n dr c p r e s e n te x a c t l y t h ee f f e c to fd s mp r o c e s sr e q u i r e saw e l l s t r u c t u r e db a c k e n dd e s i g n 们o wt h a 【c a nb ee a s j i yu s e da n d r e u s e d p r ( p 1 a c e l t l e n ta n dr o u t i “g ) i st h em a i nt a s ko fi cb a c k e n dd c s j g na n dt h ep r 门o wi nd e e p s u b m i c r o np r o c c s sb a s e do np c + a s t r oi s 【h em a j o rr e s e a r c ho r 山ep a p e rp ci st h ca b b r e v j a t j o no fp h y s i c a l c o m p 1 e l w h i c hi s 【h es y n 叩s y st 0 0 1u s e df o r j cb a c k e n dd e s i g na s 【r 0a i s oi si cb a c k e n dd e s i g nt 0 0 1f r o m s y n o p s y s p h y s i c a lc o n l p j l e ri sg o o da lp l a c e m e ma n da s t r ol s9 0 0 da tc 1 0 c kt r e es y n l h e s j sa n dr 0 n g ，s o u 川i z a “o n o ft h e i ra d v a n l 8 9 e s1 nb a c k e n dd e “g ns t a g e ss u c ha sn o o 。p 】a n ，p l a c e m e n t ，c 】o c km 陀s y n t h c s i s a n dr o u t i n gi ss i g n i n c a n tt ot h i s 门o w i nt h i sp a p c l n r s l ly ，w es u mu pt h cm a i nd e l a ym o d e l s ， p a r a t n e t e r e x t r a c 【i o ni na s t r oa n d1 1 m i n gop i i m i z a “o n s e c o n d iy ，w eb u l h eb a c k e n dd e s j g nn o wo f t h ec h i po r g a 币c i dw h j c hi sas o cc h j pd e v e l o p e db ya s i cc e n t e ri ns m l co 】8 mp r o c e s sus j n gl h et 0 0 1 so f p h y s i c a 】c o m p i i c ra n da s t r o t h i r d 】y l w ea l s oe x p l o r eam c l h o d o 】o g yo fm a n a g c m e n 【o rt h ew h 0 1 cp r d e s j g n 门( ) wo fg a m e i du s i n gm a k e n l ct h ee m p h a s i so “h i sp 8 p e ri s i h ec r e a t i o n o rf o u rk e ys t e p so f g a r n e l ds m i cb a c k e n dd e s i g ni m p l e m e n t e db yl h et 0 0 1 so fp ca n da s t r o ：f l o o r p l a ni na s t r ow h j c h i m p l e i t i e n t s 【h cp l a c e m e n to fh a r d 】p 嘲n u a 】y ，k e e p i “gad j s l a n c eb e t w e e na n a 】o gm o d u l ea n dl o g j c a l m o d u l ca n dp o w e r g r o u n d r o u 【i n g b a s e do nl rd r o pa n de 】c c l r o m i g r a “o n ；p l a c e m c n li np ct h a t i m p l e m e n t ss t a n d a r dc e l lp l a c e m e n 【i n 【i m i n ga n dc o “g c s t j o nd n v e nm o d e ，w h i c hc o n s i d e rt h ep e r f o r m a n c e a n dr o u l a b i l i t y ；c 】o c kt r c e s y n t h e s l sa n dr o u t i n gi na s t r o ，j nt h i ss l e p 【h em e 【h o do fc l o c kl r e es y n t h e s i s c o n s i d e r i “gg a i e dc l o c kb r i “g st h eh i g h e s tf r e q u e n c yo r lo o m h za n dd i s t r m u 【e dr o u t j n gb r i “g s3 x 一5 x r c d u c 曲no fi no v c r a l lr o u “n gt j m ew ca d d r e s st h ep r i n c j p l e ，m e t h o da n ds c r i p t sr e l a l e dt ot h ef o u r s t e 阵t h el cb a c k e n dd e s i g nn o wi nt h i sp a p e rc a na l s oa p p 】yt ot h es a n _ l ct y p ec h 砸 f j l l j s h i n gt h cp h y s i c a ld e s i g no fg a m e l dc h j pu s i “gl h eb a c k e n dd e s 追nn o we x p l o r e db yt h j sp 8 p c r ，t h e d i es j z eo f 【h ec h i pj s3 6 1 0 m 3 6 】0 mw j 【hl h et h eh j g h e s tf r e q u e n c yo f1 0 0 m h z ，w h j c hm e e tt h e r e q u j r e n _ l e n to fg l d r n e l dp ro j e c t k e y 、v o r d s ：p h y s i c a ld c s i g n ：f l o o r p 】a n ；p l a c e m c n i ；c 】o c kt r e es y n 【h e s i s ：r o u t i n g ：t h em a n a g e m e n to f p rf 1 0 w 学位论文独创性声明 本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成 果。尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其它人已经发表 或撰写过的研究成果，也不包含为获得东南大学或其它教育机构的学位或证书而使用过 的材料。与我一同一r 作的同志对本研究所做的任何贡献均已在论文巾作了明确的说明并 表示了谢意。 研究生签名：a 睁日期：。型立军剑虹9 日 关于学位论文使用授权的说明 东南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交的学位论文 的复印件和电子文档，可以采用影印、缩印或其它复制手段保存论文。本人电子文档的 内容和纸质论文的内容相一致。除在保密期内的保密论文外，允许论文被查询和借阅， 可以公布( 包括刊登) 论文的全部或部分内容。论文的公布( 包括刊登) 授权东南大学 研究生院办理。 研究生签名：礴导师签名： 东南大学顾十学位论文 1 1 集成电路的发展 第一章绪论 集成电路白诞生起，经历了小规模集成( s s i ) 、中规模集成( m s i ) 、人规模集成( l s i ) 的发 展阶段，口前已进入了超人规模集成( v l s i ) 和特人规模集成( u l s i ) 阶段集成规模从最初的 单个硅片上有儿个晶体管发展到目前一个硅片上可集成几千万只共至上亿只品体管，近儿十年来， 集成电路技术一亢按摩尔定律发展，即集成度每1 8 个月翻一番，并且目前这种发展趋势仍将持续 下去。标志集成电路：1 ：艺水平的特征线宽也从小规模集成电路的儿十微米发展到今天的深弧微米量 级。硅片的直径尺寸也逐渐由2 英寸、3 英寸、4 英寸、6 英寸、8 英寸发展到今天的1 2 英寸。 随着集成t 艺走向深微米，人规模集成电路设计受到的影响越来越火。芯片特征尺寸的缩小、 设计规模的扩人、时钟速度的增快、电源电压的降低、布线层数的增加，使得设计的复杂度越来越 高，这样，不仅对设计者提小更高的要求，而且对殴计方法和设计1 具也提山了新的挑战。表j 1 给山了近年来集成技术的发展情况及展望。 表1 】近儿年米集成披术的发展情况及展望 年份 1 9 9 71 9 9 92 0 0 l2 ( ) 0 32 0 0 62 ( ) 0 92 0 1 2 最小线宽( l l m ) 0 2 5o 1 8o 1 50 1 3o1 0o 0 70 0 1 d r a m 容苗2 5 6 m1 g1 g 4 g4 g1 6 g6 4 g2 5 6 g 每片品体管数( m ) 1 12 l4 07 62 0 05 2 01 4 0 0 芯片尺寸( 平方毫米) 3 0 04 4 03 8 54 3 05 2 06 2 07 5 0 频率( 兆赫) 7 5 01 2 0 01 4 0 01 6 0 02 0 0 02 5 0 03 0 0 0 金属化层层数 66 7777 88 99 最低供电电压 1 8 2 51 5 1 8 1 2 1 5 1 2 1 50 9 1 2o 6 一o91 5 1 6 1 2 超大规模集成电路设计流程 以前，所做的数字电路设计规模比较小，设计者往往使h j 厂家提供的专州电路幽输入。r 具，为 了满足设计要求，要花费很长时问进行布线。近年来，由丁设计规模的不断增人，殴计的复j 度越 米越高，要求产品面市的时间也越短，上述方法已不适f 【 j 。使f 【 j 硬件捕述语言( h d l ) 进行电路设计， 然后综合生成依赖于f o u n d r y 厂的级网表进行布局布线的方法，现在被广为使川。这种方法使设 计快速灵活，通过映射不同的库达到可稿! 不同f o u n d r v 厂或使_ l 不同【：艺流片的目的。集成r 艺 的发展使得特征尺寸缩小，器件的本征延时变小，同时，芯片面积的增人使得互连线延时变人，这 样，连延时1 1 i 整个路径延时的比例越米越人。在综合阶段使川统计的线负载模型进行线延时估计， 布局斤根据儿近实际的互连线延时进行优化，在深弧微米集成电路设计中可达剑快速收敛的目的 本文课题所研究的对象g a m e l d 芯片止是采_ l j 这一改计方法，它已成功流片二次。 深弧微米集成t 艺fv l s i 设计包括：系统规范说明，功能设计，逻辑设计，物理设计及验证。 幽1 一l 给山了时序驱动的v l s i 设计流程。 第章绪论 劁l l 时序驱动的v l s i 殴计流样 根据市场调查，形成设计某种产* 的想法。 系统定义、划分。结构规范定义井分别对每个模块进行可综合的r t l 级编码。 功能仿真，如果止确则进行综合，否则检布代码是否编写止确。 将通过仿真的r t l 级的h d l 代码综合生成r j 级网表，根据时序约束进行优化。插入 扫描链。 2 堡空奎兰竺主兰堕堡奎一 一一 5静态时序分析，门级仿真，止确则进行斤端布局布线，否则返同看代码是否编写正确， 或检商综合是否需要改进。 6在f o u n d r v 厂给定的库文件基础上，进行布局，时钟树插入利布线a 7 将布图厉实际的延时信息反标到v e r i l o g 文件中进行静态时序分析和_ i 亓仿真a 8 物理验证。l j v s 、d r c 和e r c 检查。通过厉则交付f o u n d r yj 流片。 一般，把练台雨i 综合前的没计步骤称为前端设计，综合后的设计步骤称为斤端设计，斤端设计 义叫物理设计，本文课题u ：是研究屙端殴计。 1 3 物理设计过程 祚整个集成电路设计过程中，物理- 鼓计是极其重要的一环，它是整个集成电路设计过程中与产 品研制和生产直接相关的一个殴计过科，直接关系到芯片设计周 j 、生j 。成本和产品质越。现在物 理设计要在儿平方毫米的硅片上设计山线条只有零点儿微米且数以百万计的器件的整个电子系 统。它是以往人t 设计中耗时最多、著错率最高的设计过程之一，闻此，这一过程是近年来e d a 一 具中发展最快，臼动化群度摄高的领域之一。 物理殴计是把电路信息转化成f o u n d r y 厂可州1 掩膜的版幽信息的过群，它包括数据准备、布 局规划、布局、时钟树综合、布线及d r c 、l s 等步骤。幽】一2 给出了物理砹计的一般流稃。 图1 - 2 物理没计的一般流稃 1数据准备。物理设计所需的数据包括两类，一类是f 0 u n d 。y 提供晌标准单元、l ，op a d 、 宏单元的库义件和t 艺信息；另一类是前端电路设计经综合历生成的门级删表、时 序约束文件。 2 稚局规划。饰局规划主要是确定芯片的尺u 、模块的何置、标准单元的排列形= l = i = 、 p a df | 勺布局、电源和地线的分布等。彦步骤在后端设计中位置非常重要- m - 局规划的 好坏很大影响了设计的时序，冈此一个设计要反复做很多次布局规划。 3 第一奄绪论 3 布局。布局规划后，软件根据时序约束自动把标准单元放置在标准单元行内，并除 去重叠玑象，同时进行时序检查和单元放置优化。 4 时钊，树综合。芯片中的时钟| 尚4 络要驰动电路中所有的剥序单元，所以时钟线带很多 的负载，并且到每个端点的延时相差很大，囡此需要插入时钟缓冲嚣和倒相器减小 负载和平衡延时。 5 布线。布线t 具根据单元的连接关系及时序约束进行自动布线，使关键路径l 的连 线尽晕短。布线包括时钟布线和普通信u _ 布线。 6 静态时序分析和后仿真。布线后，门延时和互连线延时都能够精确提取，把这些真 实的延时信息反标到v e r i l o 窟文件，f - 进行静态时序分析和后仿真。 7 d r c 、l s 检台。使用e d a _ t 具进行自动布局布线后，要剥设计规则进行检套，看 连线l 刈距、线宽、最小面积是台符台设计规则，是否有天线违规。l v s 主要是将从 版图中提取的电路刚表和设计的删表进行比较，确保两者一致。 1 4 课题研究的主要内容和论文结构 奉文课题研究的主要内容是建立基于s m i c0 18 m 丁艺的p h y s i c a l c o m 叫e r + a s t r o 的g a m e l d 芯片的后端设计流稗，整个流程采用时序驱动。奉章介绍了集成电路的发展，v l s i 的设计步骤及后 端设计在其中的位置，和一般的后端设计流程。奉文的第章介绍了后端设计过程。 - ，用到的线负绒 模型、寄生参数的提取及时序优化方法。第三章在介绍p c + s e 后端设计流程的基础上，提出了 p c + a s t r 0 后端设计流稃。第四章是本文的重点，针对g a r f - e l d 设计的特点，详细介绍了后端砹计的 几个步骤，以及它们如何利用t 具p h y s j c a lc o m p i l e r 和a s t r o 进行实现，并给出了实验的结果。第* 章介绍了祭个流程平台f l 勺措建，和如何使用m a k e n l e 刈基于p c + a s t r o 的后端设计流稗进行管理。最 后一章给出了总结和展望。 4 东南大学硕十学位论文 第二章后端设计中的时序及优化 集成电路中信号的延日寸分两类：门延时和互连线延时。随着半导体t 艺的不断进步，器件的特 征尺、j 的缩小，门延时变得越来越小。但随肃设计的电路功能越来越复杂，电路的规模越来越大， 芯片的尺、j 也越来越大，金属线的长度和层数1 i 断增加，就导致了金属连线的延时变大，互连延时 已在电路延时中t 据主要成分”，成为影响电路性能的关键冈素。在整个后端设计过程中，门延时 f o u n d r yj 已给出，如何准确的提取互连线上的寄牛电阻和电容，以及如何准确的汁算互连线延时成 为深弧微米后端没汁t 具考虑的首要问题。本章讲述后端设计t 具中用到的主要延时模型、a s t r o 电 阻、电容参数提取方式和时序优化方法。 2 1延时模型 一个设计中包含许多需要连接起来的功能模块和单元，正是互连线把它们连接起来。随着v l s i 设计进入深微米阶段，用于估计互连延时的延时模拱己山简单的集总式( l u m p c d ) r c 模型发展到复 杂的高阶矩匹眦的延时模型。下1 f i 就在延时计算中用到的几个常用模型进行说州，其中a w e 模型 1 i 仅考虑了r c 互连，还考虑r 只有r l c 梯形模煅的电感效虑。 1 集总式r c 模型 j 1 连线的电阻比较小，并且电路的频率1 i 太高时，可以j 考虑连线的电容，这样可以把所有的 分枷电容集中为一个屯容“1 ，如图2 一】所1 i 。可以观察到，在这个模型中，连线是等电位的，连线本 身没有任何延日_ j ，它埘电路的影响仅仅是给驱动的门电路增加了容性负载。 图2 一l 集总式r c 模型 图2 一】中，把驱动器模拟成个电压源和电阻，把线上所有的分布电容集总为 个电容，c 】u m 。d = l c ，l 是连线的长度，c 。是单位长度的电容，这样，就可以用一个偏微分方程把连线的寄生 效应描述出来了。 在器件的特征尺、j 补是很小n 寸，山于驱动器的电阻远大于连线的电阻，这种模把还是比较准确 的，这种情况下，门的切换时问主导着信g 穿过互连线的时问，山于忽略了近线电阻，连线e 的任 一点被认为同时收到信g 。但足”1 集成t 艺进入深微米阶段，随着器件的特征尺寸的下降，连线 电阻1 i 能被忽略，离驱动越远，连线e 的延时就会更大。这种计算延时的方法是模型简单，t 具处 理速度快。但对于深f 微米高速集成电路蛙计小再适用。 2 e 州o r e 模型 e m 】。r e 延叫模型是“1 前设计中应用比较广泛的一利t 模型。在图2 2 中，s 是源点，它提供信弓， 其它节点是汇点，它们被源点驱动。在这条路径上的电阻称作路径电阻r 。比如在s 和节点4l 刈的 路径电阻 r 4 4 = r l + r 1 + r 4 5 第二章后端设计- r 的时序擞优化 2 图2 2e m l o r e 延时模型 山此展丌，定义共同路衽上的电阻r m ，它表示从源点到k 节点和i 节点共同的电阻，即 r j k = r i = = ( r 1 p a 【h ( s + i ) np a i h ( s + k ) 1 ) 例如：在图2 2 中r h = r 】+ r 3 ，而r 2 = r l 那么，似设现在这个电路m 络中的每一个节点都刈地放电，并且源点s 在t = 0 时刻发生变化 那么在节点i 的e i m o r c 延时可山以下方程式表示： e l m o r e 模型与集总式的r c 模型相比，它可以计算出每条路径上单个延日j ，冈此计算更加精确。 e l m o r e 延时可以表示为互连集合参数的简单代数函数，对于每一个互连刚络可以建模成n 型电路， 每一条边郁使用n 型电阻电容表示，比如对于2 2 图中节点】、3 问的电路延时模州可表示如图2 3 所示，那么1 、3 节点问晌延时可表示成 t = 吉r 3 c 3 这样可以列电路删络中的任意两节点进行延时估计。e l m o r c 模型j 蚓算互连线脉冲响应的一阶分帚， 忽略了一阶以上的高阶分旱：。并且j l 计算电路中的电阻和电容，没有考虑到电感的影响，在刈延时 f + 计精度要求1 i a 高的情况下使用e l m o r e 模型近似估算 f 常有效。在a s t r o 中，计算延时的方法之 一是采用e l m o r e 模颦算法，它的最大优点是计算简单，耗叫少，占用内存小。s y n o p s y s 的后端设计 的推荐流程中，建议在布线前采用e l m o r e 模型，冈为在布线前，连线的实际止线方案还未确定，此 时互连线延时的汁算 是什算值，刚使考虑电感的影响，也无法算出延时的精确值。如果耍考虑电 感的影响，则延时计算求解非常慢，占用内存比较大，造成小必要的资源浪费。 图2 3 节点i 、3 闯的n 型电路 3 a w e 模型 在延h _ j 的计算中，为了得到更为精确的估算值，可以考虑利用高阶分量进行延时 古算。但是， 高阶分晕的计算既费时又费力，计算f 由复杂度制约着计算分景的阶数，而精度n 勺提高也并小叫显， 冈而一味的提高计算阶数并h i 是叫智之举。a w e ( a s y m p t o t i cw a v e f o r me v a l u a l i o n ) 法即渐进波形 估值法是在此基础上发展起来的一种降阶方法。a w e 法的设计思想是采用降阶逼近方法，将互连线 作为一个( 非) 线性的、多端口的宏模型，与现有的电路模拟方法相结合，进行互连线例延时特性 6 鲁研 桑 。rtl 札q 一 。 = d t 拱 东南大学硕十学位论文 模拟。 a w e 法是一种估算线性系统响应的一般方法，是用p a d e 逼近将系统脉冲响应用有理多项式表 示，从而求出时域响廊。它包括计算系统传输函数m a c l a u r j n 展开式的前2 n 项，然后根据传输函数展 开式的截断式构造出一个降阶模型，最后计算降阶多项式截断模型的极点和留数，求出| ；年阶系统的 时域响应。基于a w e 法，后人又做了许多改进，如a r n o 算法”j 。 a w e 模型可以匹配任意阶参数，从而可以得到极为精确的数值解，在高阶匹7 吧算法中其数值解 和s p i c e 结果相差无儿。并且a w e 模型适用于并种物理模型，使用广泛，对深微米互连线的一 些新特性做了考虑。 a w e 模型也是a s t r o 计算互连线延时一千1 - 模型，a s t m 使用a w e 进行延计算时，不但考虑了电 阻、电容参数，而且考虑了电感参数。l 刳2 4 是a s t r o 使用e l m o r e 模拟和a w e 模型进行互连线延 时计算的列比。我们可以从图中观察到，a w e 模型考虑了各种互连寄生效应，并且a w e 模型进行 高阶计算，所以对互连延时的计算非常准确，山于利用a w e 模型汁算延时时间长目占用内存大， 所以s y n o p s y s 推荐在布线肝使用a w e 模裂进行互连线延时计算。 e l m o r e 模型考虑的是分布的n 犁r c 树a w e 模犁考虑荇种互连效应 陟与卜侈一 济、命 上土 + 2 2 参数提取 母崽【u 媾a m 的h l c 梯 b 目。恂 图2 4 a s l r o 延时计算时采用的e 】m o r e 模型和a w e 模型 集成电路的延时分门延时和互连线延时，门延时是山f o u n d r vj 提供的d h 或1 i b 文件中给出， 互迕线延时在综合阶段也是山d b 或i m 文件中给出，它是根据统计的线负载模型得出；布局布线阶 段，互连线延时是山后端设计t 具根据从实际电路版图中提取出来的电阻电容值利用一定的模型算 法得出。在涞、1 f 微米集成电路设计中，精确提取互连线的寄生电阻和电容是准确计算和优化互连线 的前提。 1 门电路延时参数的提取。 标准单元库逻辑门的延时有通用c m o s 线性延时模型和c m o s 非线性延时模型。通用c m o s 线性延时模型门延时山四部分绢成：1 ) 奉征延时：即“1 负载为零时，从门的输入端到输出端的延时， 它是逻辑门同有的内部延时，j l 受t 艺、电压雨1 湍度的影响，和它的输入及负载毫无关联。2 ) 跳变 延时，跳变延时是冈为门电路的输h 端的负载引起的延时。它和输出端的电阻成正比。3 ) 线延时， 7 第二章后端设计叶】的时序政优化 输出到输入端口连接线上的延时。4 ) 坡度延日_ j ，山输入信号倾斜度引起的延时。 使用通用c m o s 线性延时模型计算门延时4 i 够精确，在现在的t 艺库中，标准单元门的延时一 般使用c m o s 非线性延时模型。c m o s 非线性延时模型使用查找表和插值的方法汁算延时，对深弧 微米t 艺的单元门延时汁算准确，有助于提高时序分析t 具对延时估计的精确度。c m o s 非线性延 时模型门延时定义为门电路输入端u 电压变化百分之五i + 到输出端口电压变化百分之五i 之问的时 间，它包括两部分：传播延时和跳变延时。传播延时是指输入电压变化百分之 i 到输出电爪刚刚 丌始变化的时问，如果定义“1 输出电压变化百分之f 时为输出电压开始变化，那么跳变延时是指输 出电压从百分之f 变化到百分之 i 的时问。山于单元门的跳变延时小但影响门电路延时，还会影 响门电路后电路的延时，所以在傲的t 艺库中不但给出了单元门延时，还给出了跳变延时。单 元门的延时和跳变延时均是输入信跳变延时和输出端口负载的函数。因为j i 艺库中给出了单元门 延时，所以一般库中给出的跳变延时和上述定义1 i 是一致，在s m i c o 1 8u m 的i j b 库- h 它是指输 出端口的电压从百分之三f 变化到百分之七f 之间的时问。单元门的延时和跳变延时在l i b 库都是 以奁找表( t l u ) 的形式给出。山于c m 0 s 电路的内部结构，输入信号从低电平跳变高电半与从高 电平跳变到低电半划标准单元门的延刚和跳变延时的影响4 i 一样，所以钊划r i s e 和f a 】郁有小同的 畲找表。在附录a 中给出了典挝状态下s m i c 库中n a n d 2 x 1 单元门的延时与跳变延时f 相埘于p t n a ) 的禽找表。在实际的应用中，t 艺、温度及电压都会给延时的计算带来影响，我们可以根据f o u n d r v j 给山的降级冈了进行修正。 2 互连线延时参数f 自提取。 深弧微米集成电路中，互连延时r 据电路总延时相“1 大比重，准确计算互连延时是集成电路后 端设计成功的关键。准确计算互连延时除j 需要准确的模型和算法外，还需要提取出精确的寄生电 阻l j 电容。在逻辑综合阶段，使用的是统计的线负载模型；但在后端设计过程中，单元的位置确定， 提取真实的电阻和电容成为可能，闻此，要准确反映芯片电路流片后的物理效应，应尽可能多的考 虑t 艺参数划电阻电容的影响。 般f o u n d r y j 。针埘1 i 同的后端设计t 具在h i 同t 艺下都有相应t 艺 文件，在其中定义了电阻电容值。a s l r o 中，我们有两种模颦可进行电阻和电容的提取，一种是鸯找 表( t l u ，t a b i el o o k u p ) 模式，存这种模把f ，定义了每层金属的方块电阻，并根槲金属线间距 和宽度给出了吲层问电容和1 i 同层l 副电容的台找表模式，a s 【r 0 预设是使用1 1 u 模式，在建立设计库 时通过读取t 艺文件来使能。另一种是t l u p 】u s 模式，这种模式考虑了深微米t 艺效应，比：f c 金属 f j l 】、金属晰度、金属腐蚀程度划电阻电容的影响等冈素，电阻电容均采用奁找表模式。t l u p l u s 从 f o u n d r yj 提供的i t f ( j n t e r c o n n e c tt e c h n o l o g yf o r m a t ) 文件中产生，具体操作如下： g r d g c n x oi “2 t l u p l u s l 一o 这里，t t fn l e 是f 0 u n d r y j 提供的i t f 文件名，t l up l u sn l e 是要产生的t l u p l u s 文件名。在a s t r o 中执 行命令cr n r ep 】a c e l l 。u p l u s 将t l u p l u s 读入m i l k y w a y 设计库中，利用时序参数设置以使能t l u h u s 模 式。 2 3 时序优化 在集成电路设计中，电路的性能丰要受关键路径上的延时和时钟偏差( c l o c ks k e w ) 影响，时钟 偏差在时钟利综合时考虑，小节主要论述影响关键路径延时的冈紊及减小延时的方法。 电路延时包括门延时和互连线延利，在深弧微米时代，门延时在电路延时中占晌比例越来越小。 门延时包括传捅延b 寸和跳变延时，跳变延时越大，h i 但使门单元的延时变大，而且引起输出端连线 的延时变人，从而也会影响后面电路的延时。门单元的延时和跳变延时是输入信号延时和负载的函 数，冈此我们在时序优化时规定了最大的跳变延时和带载电容值，在时序优化时，如果个门单元 的带载很多，后端t 具就会报出有t r a n s i t j o n 和c a p a c j t a n c e 的违规，消除违规的方法是使用带载能 力大的逻辑等价( l e q ，l o g i c a l l yc q u i v a l e n 【) 单元代替，或者复制同样的单元门共同骆动，或者插入 8 东南大学硕+ 学位沦文 驱动大的缓冲单元( b u 脆r ) 。 互连线延时在高性能集成电路设计中是极受关注的，在后端设计中能够考虑的影响互连线延时 的闲素有以下几种1 ) 器件的驱动能力。一般在数宁集成电路中，器件打开刚主要t 作在饱和区， 器件驱动能力大，表示其等效电阻小，那么受带载大小的影响就越少，对连线电容的充放电就会越 快。2 ) 互连线长度。互连线的时间常数t 正比与r c ，山于电阻和电容值都正比与互连线长度，所 以，互连线延时和互连线长度的平方成正比。它是影响互连线延时的非常重要的冈素，在布线- p ， 尽帚减小关键时序路径上的互连线长度。3 ) 输入信u 的跳变时间。输入信号的跳变时间越长，连线 的延时时问越大。4 ) 连接孔。连接孔将同一信号连线的4 i 同层连接起来，连接孔的电阻值会列互连 线延时产生影响。同连线中的连接孔太多，不仅会降低芯片成品率，而且会增加互连线延时，影 响电路性能。 针划以上冈素，进行时序优化的方法主耍有以下几种： 1 缓冲器f 自插入。互连线的延时与连线眭度的平方成正比，在连线中问插入b u f f 打，把连 线分为较短的线段，可以显著降低互连线延时。可以根据1 i 同情况来确定b u 能r 插入的 位置。 2 改变器件的尺j 。一个大驱动的门具有很强的驱动能力，可以减少其输出端的互连线延 时，但是划于它的上一级来醴却意味是一个大的负载。在时序优化时，可根据设计的实 际情况来剥门电路进行逻辑等价单元昝换。 3 增大连线的宽度。深微米设汁中，山于互连电阻影响增加，使得互连延时在总延时中 的比重越来越大。在4 i 影响芯片面积的情况下，适“1 增加连线的宽度，可有效降低延时， 比如时钟信号线和关键时序路径上的连线可适：。1 增加连线宽度。 4 增加连接孔的个数。现在深弧微米集成电路t 艺中，线宽越来越小，接触孔的电阻变得 重要起来，而且销线层数也小断增多，冈此，增加连接孔的个数，可有效降低连线的延 日_ j 。 g 第三章堆丁尸h y s i c a ic o m p e r + a s t r o 的后端流槲简介 第三章基于p h y s i c a lc o m p i l e r + a s t r o 的后端流程简介 奉审以g a 币c l d 芯片为例，首先介绍了p h y s j c a l c o m 刚c r + s i i i c o n e n s e m b l e 后端设汁卜台，在此 基础上，结合a s t r o 的特点，给出了p h y s i ca l c o r n p e r + a s t m 的后端设计流稗。 3 1 基于p h y s i c a lc o m p i i e r + s i l i c o ne n s e m b l e 的后端设计 从第一章中可知后端设汁是指从门级刚表( g a t el e v e l n ec l i s t ) 的输入到整个物理验证结束。 g a r n c l d 芯片是t 程中心自行研发的s o c 芯片，已成功流h 三次，均采用t s m c0 _ 2 5ut 艺，布局 布线t 具采用c a d e n c e 公刊的s i 】i c o ne n s e m b l et 具和s y n o p s y s 公司| 勺p h y s i c a lc o m p i l e rt 具。后 端设计在拯个v l s l 设计中是自动化程度最高的，和e d ar i 具结合紧密，所以流程和t 具共同构成 个后端设计j 严台。图3 一】给出了已流片过的使用t s m c0 2 5u m 丁艺的g a r n e l d 后端设计平台，整 个流程图中包括设计步骤、使用t 具及数据转换。 下面就祭个流程中的设计步骤作详细税叫： 1 数据准薪。后端设计所需的数据主要有两类：。类是f o u n d r vj 。提供的标准单元、宏单元 和l ，o p a d 的库文件，它包括物理库、时序库及刚表库，分别以1 e f 、t l f 和v 的形式给出。 另类是前端的芯片设计经过综合后生成的门级刚表，具有时序约束和时钟定义的脚本文 件和山此产生的g c f 约束文件以及定义电源p a d 的d e f ( d e s l 卫ne x c h a n g ef o r m a l ) 义件。 2 枷局规划。冈为g a r n e l d 芯片采用的是扁平化的设汁流程，所以在布局规划时，1 i 考虑电 路模块的划分， 考虑标准单元、l ，op a d 和宏单元的布局。i ，op a d 预先给出了位置，而 宏单元则根捌时序要求进行摆放，标准单元则是给出了一定的区域山t 具自动摆放。布局 规划后，芯片的大小，c o r e 的面积，r o wf l 勺形式、电源及地线的r i 雌和sl r i p 部确定下来 了。 3 自动放置标准单元。布局规划厉，宏单元、i ，op a d 的位置和放置标“l ! 单元的医域都已确定， 这些信息s e ( s j 】j c o ne n s e m b l e ) 会通过d e f 文件传迎给p c ( p h y s l c a lc o m p i l e r ) ，p c 根据山 综合给出的d b 文件获得l 叫表和时序约束信息进行f 1 动放置标准单元同时进行时序检台 和单元放置优化。 4 时钟树生成。芯片中的时钟州络要驱动电路中所有的时序单元，所以时钟源端门单元带载 很多，其负载延嗣很大并且1 i 平衡，需要插入缓冲器减小负载和，r 衡延时。时钟1 删络及其 上的缓冲器构成了时钟树。时钟利插入的好坏肖接影响到电路的性能，在s e 中进行时钟 树插入是使用c i k c n 引擎。进行时钟树插入利，设置r o o tp i n 、最大插入延时、最小插入 延时和最大跳变时削，t 具会自动插入时钟缓冲器，然后分析结果看是否符合要求，一般 要反复几次刊可以做出一个比较理想的时钟树。 5 静态时序分析和后仿真。时钟树插入后，每个甲元的位置都确定下来了，t 具可以提出 g l o b a lr o u 【e 形式的连线寄生参数，此时对延时参数的提取就比较准确了。s e 把v 和s d f 文件传递给p r ir n e 币m e 做静态日，j 序分析，一般静态时序分析和时钟树插入之间有些反复。 确认没有日_ j 序进规后，将这来两个文件传迎给前端人员做后仿真。 6 r 程变更优化e c o ( e n g i n e e r i n g c h a n g c o r d e r ) 。车1 刑静态时序分析和后仿真中出现的问题， 埘电路和单元布局进行小范的改动和优化。 7 f 川e r 的插入。f 川c r 指的是标准单元库和i ，0p a d 库中定义的与逻辑无关的填允物，用来 填允标准单元和标准单元之l 刈，i o p a d 和p a d 之间的间隙它主要是把扩散层连接起 来，满足d r c 规则和设计需要。 1 0 东南大学颁十学位论文 8 靠线。靠线是指在满足t 艺规