（微电子学与固体电子学专业论文）可配置的iic协议控制器ip核的设计.pdf

哈尔滨理t 大学t 学硕上学位论文 可配置的i ic 协议控制器i p 核的设计 摘要 随着f p g a 的快速发展，促使了s o p c 系统的形成。为了使系统与外 部设备实现通信，通常需要进行总线的扩展，而在扩展中串行总线以结构简 单的优势，得到了广泛的应用。大多数总线控制器i p 核是有自主知识产权 的，为了更灵活的构建s o p c 系统，有必要设计自己的i p 核。 i i c 总线是一种结构简单，连线少，应用广泛的总线协议。本文针对 a v a l o n 总线接口及分频问题，在完全兼容 i c 协议的前提下，提出了可配 置的i i c 协议控制器i p 核结构，该i p 核通过增加一个配置寄存器配置分频 参数，并且在分频方式选择上，可以选择配置寄存器配置方式或传统的直接 输入分频值的方式。当选择配置寄存器配置方式时，只需输入分频参数即可 实现分频，使得分频值的输入更加简捷、方便。 所设计的可配置的i i c 协议控制器i p 核分为四个模块，分别是i i c 控 制模块、并行数据收发模块、串行数据收发模块、时钟模块，应用v e r i l o g 语言编写了该i p 核。并用软件进行仿真与综合，仿真结果表明，用配置寄 存器配置分频参数所得到的分频值与由计算所得的结果一致，实现了在 6 3 m h z 以下全局限时钟的分频以及数据的传输；综合结果表明，占用资源 符合设计要求，最大全局时钟可以达到2 6 0 m h z 。使用a l t e r a 的f p g a 对该 i p 核进行了验证，结果表明，将数据由p c 机发送到带有i i c 接口的 e e p r o m 上并进行回读对比，得到一致的结果。 关键词i i c 总线；i p 核；可配置；n i o si i 哈尔滨理工人学工学硕 ：学位论文 t h ed e s i g no fac o n f i g u r a b l ei pc o r ef o rt h ei i c p r o t o c o lc o n t r o l l e r a b s t r a c t w i t ht h er a p i dd e v e l o p m e n to ff p g a 。t h ef o r m a t i o no fs o p cs y s t e mw a s p r o m o t e d t oc o m m u n i c a t ew i t he x t e r n a ld e v i c e s ，e x t e n s i o ni sn e e d e dw h e r e s e r i a lb u sh a sb e e nu s e dw i d e l yb e c a u s eo f i t ss i m p l es t r u c t u r e m o s ti pc o r e sf o r s e r i a lb u sc o n t r o l l e ra r ep r o t e c t e db yi n t e ll e c t u a lp r o p e r t y , s oi ti s n e c e s s a r yt o d e s i g ni pc o r e sf o rs e r i a lc o n t r o l l e rb yw h i c hw ec a nf l e x i b l yg e n e r a t es o p c s y s t e m i i cb u sh a ss i m p l ys t r u c t u r ea n dl e s sc o n n e c t i o nw h i c hi sab u sp r o t o c o la n d u s e dw i d e l y f o c u s i n go nt h ef r e q u e n c yi s s u e s ，t h es t r u c t u r eo f c o n f i g u r a b l ei p c o r ef o ri i cb u sp r o t o c o lc o n t r o l l e ri sp r o p o s e d ，w h i c hi sc o m p l e t e l yc o m p a t i b l e t oi i cs p e c i f i c a t i o n sa n dh a st h es t a n d a r da v a l o nb u si n t e r f a c e t h ep a r a m e t e r s a r ei m p l e m e n t e db yi n c r e a s i n gai n t e r n a lr e g i s t e r , c a l l e dc o n f i g u r a t i o nr e g i s t e r i n t h ef r e q u e n c ys e l e c t i o n ，c o n f i g u r eb yt h ec o n f i g u r a t i o nr e g i s t e ro rd i r e c ti n p u t m a n n e rc a nb ec h o s e n w h e nc o n f i g u r eb yt h ec o n f i g u r a t i o nr e g i s t e ri sc h o s e n ，a s l o n ga sf r e q u e n c yp a r a m e t e ri se n t e r e dt h ef r e q u e n c yc a na c h i e v ea n dm a k et h e i n p u to ff r e q u e n c yv a l u em o r es i m p l ya n de a s y t h ei pc o r ei sd i v i d e di n t of o u rm o d u l e sw h i c hi n c l u d ei i cc o n t r o lm o d u l e p a r a l l e ld a t at r a n s c e i v e rm o d u l e ，s e r i a ld a t at r a n s c e i v e rm o d u l e ，t h ec l o c km o d u l e a n di sp r e p a r e db yv e r i l o gl a n g u a g e si m u l a t i o na n ds y n t h e s i sw a sc a r r i e do u t b y u s i n gs o f t w a r e t h es i m u l a t i o nr e s u l t ss h o wt h a tt h ef r e q u e n c yp a r a m e t e r so f c o n f i g u r a t i o nb yt h ec o n f i g u r a t i o nr e g i s t e ra n dt h ec a l c u l a t e dr e s u l ti sc o n s i s t e n t ， h a v ea c h i e v e dt h ec l o c kf r e q u e n c yf o l l o w i n gi nt h e6 3 m h z a n dd a t at r a n s m i s s i o n ； t h e s y n t h e s i s r e s u l t ss h o wt h a tr e s o u r c e so fo c c u p i e dm e e tt h e d e s i g n r e q u i r e m e n t sa n dt h el a r g e s tg l o b a lc l o c kc a nr e a c h2 6 0 m h z t h ei pc o r ei s v e r i f i e db yu s i n ga l t e r a sf p g a t h er e s u l t ss h o wt h a tt h er e s u l ti sc o n s i s t e n t b yc o m p a r i n gt h ed a t af r o mt h ep cs e n d st ot h ee e p r o mw i t hi i ci n t e r f a c ew i t h t h ed a t ei sr e a db a c k i i 哈尔滨理工大学t 学硕上学位论文 k e y w o r d s i i cb u s ，i p ( ：o r e ，c o n f i g u r a b l e ，n i o si i 哈尔滨理t 大学工学硕i ：学位论文 第1 章绪论 1 1 集成电路发展状况及趋势 集成电路是采用半导体制作工艺，在一块较小的单晶硅片上制作许多晶体 管及电阻器、电容器等元器件，并按照多层布线或隧道布线的方法将元器件组 合成完整的电子电路。它用字母“i c 表示1 。和分立元件不同，集成电路将 各种元器组件放到一块芯片上，因为集成电路的占用的空间小，使得电子运动 的距离在很大程度上缩小，从而使速度变得更快且可靠性变得更高1 。集成电 路发展的早期，其规模通常是以内含晶体管等电子元器件的多少界定的，如表 l 一1 所示f 3 j o 表1 - 1 集成电路分类 t a b l e | 一1c l a s s i f i c a t i o no fi n t e g r a t e dc i r c u i t s 类) j u晶体管数量( 个数) m s i ( 中型集成电路) 1 0 2 1 0 3 l s i ( 人规模集成l u 路) 1 0 1 0 v l s i ( 超人规模集成电路)1 0 5 以上 经过多次修改的为大家熟知的摩尔定律，一直预示着集成电路的发展方向 h 。从关键尺寸的发展来看，从微米变为超微米甚至纳米，随着关键尺寸的变 小以及硅片直径的不断变大，使得i c 芯片上可以集成越来越多的元器件p 1 。 集成电路发展的起源在美国，并且从开始到现如今，美国的集成电路发展 在各方面都是领先的。世界上，除了美国，还有中国台湾、欧洲、日本、韩国 掌握着集成电路的大部分的核心技术p 1 。 在传统i c 越来越不能满足设计应用需要的情况下，片上系统s o c ( s y s t e m o nc h i p ) 通过把各种必需功能集中到一个芯片上的设计，以其更小面积，更低 功耗的特点，逐渐成为了集成电路行业的热点v 1 。 2 0 世纪9 0 年代，产生了s o c 解决方案，这一方案对集成系统芯片的性能 进行了提高p 1 。该方案通过减少电路板面积芯，降低生产成本来解决片集成系 统在设计上面所临的一些困难。与此同时，日趋高昂的设计成本、日益难以控 制的设计质量、设计难度的不断提高以及设计范围的各种限制，都成为了芯片 设计业也所面临的新的挑战p 1 。 虽然s o c 系统一定程度上实现了嵌入式系统设计的简化，但也有着各种 哈尔滨理t 大学工学硕，i ：学位论文 缺点，存在诸如设计和生产成本偏高，研发周期长，设计可重复利用率低等问 题邮1 。凭借极为优秀的灵活性，片上可编程系统s o p c ( s y s t e mo np r o g r a m m a b l ec h i p ) 通过在线重新构架硬件架构，解决了以上各种问题。在应用s o p c 技术进行设计时，用户对软件和硬件进行设计与修改时将不必重新构架硬件架 构l i l 】o 1 2i i c 的发展状况 2 0 世纪8 0 年代，i n t e ri n t e g r a t e dc i r c u i t 简称i i c 总线被飞利浦公司研究的 一种串行总线，也是从这一时期开始，i i c 总线开始形成“。在1 9 8 7 年，该公 司提出了1 0 版本的总线规范并取得了专利权。随着集成电路的发展，对高速 数据的传输提出了要求，以及节约耗能，9 0 年代后期，该公司提出了2 0 版本 的i i c 总线规范。更新的规范并没有改变原来的协议，而是在原来的基础上， 提升了性能。随着时间的发展，2 l 世纪最初期，2 1 版的i i c 总线规范在功能 上进行了更深层次的改进及扩展“。最早期，i i c 的传输速度只能达到标准速 度( 1 0 0 千位秒) ，随着i i c 的不断改进使得其传输速度可达到快速( 4 0 0 千位 秒) ，i i c 的传输速度并没有停止不前，近几年，已经可以达到高速( 3 4 兆位 秒r 。i i c 总线已经成为了一种国际标准，并且在全世界有不少于5 0 家半导 体公司的产品上带有i i c 接口。全球有名的半导体公司涉及：x i c o r 、s t 微 电子、英飞凌科技、英特尔、m a x i m ，a t m e l 等等都使用了i i c 总线。随 着科技的进步i i c 规范版本也在不断地完善，带有i i c 接口的芯片越来越多， 已经有2 0 0 0 多种芯片带有i i c 接口了，其涉及的领域可以说是无处不在“。 随着微电子技术的不断进步，以及i p 核的复用，s o p c 系统已成为首 选。然而设备与设备通信及外部器件的扩展是至关重要的。并行总线和串行 总线是扩展的两种方法u 。一般地串行总线结构不复杂，连线不多，通常不需 要用专用的插座及母板，可以用导线直接连到各个设备上，所以采用串行总线 很大程度上简化了系统硬件的设计。现在飞利浦公司的i i c 及摩托罗拉公司的 s p i 总线是串行总线扩展的两大应用广泛的总线“。i i c 总线有很严谨的规范 和广泛带i i c 接口的外围器件的应用，并且i i c 总线带有流控制及应答机制 而s p i 总线没有，正是由于i i c 具有这些特点，因此在s o p c 系统中得到广泛 应用。 哈尔滨理t 大学_ t 学硕1 ：学位论文 1 3 课题研究的目的及意义 i i c 总线的i p 核有很多，但是i p 核是有独立知识产权的，如果直接使 用，大多数的i p 核都是要付费的，并且i p 核针对不同的应用设计上也是不同 的。随着产品功能的提高以及数字设计技术的发展，需要设计自己的i p 核 以便于构建自己的s o p c 系统1 1 ”。i i c 总线的串行时钟相对于全局时钟是低频 的，所以要进行分频才能与i i c 总线的时钟频率一致。在分频上，如果直接写 入分频值，要先进行计算，还要分两次写入。针对以上所提出的问题，本文提 出了可配置的i i c 协议控制器i p 核的设计。通过v e r i l o g 语言设计该i p 核， 具有一次写入分频参数配置分频值的特点。 1 4 论文的主要内容 、i i c 总线是一种应用广泛的串行总线，但是由于i i c 总线i p 核的知识产权 和应用接口不同、功能不同的问题，有必要设计自己的i p 核。本文在i i c 协议 的基础上，针对a v a l o n 总线及分频问题，设计了可配置的i i c 协议控制器i p 核。主要内容如下： ( 1 ) 研究i i c 总线协议，掌握i i c 总线工作的时序，确定可配置的i i c 总线 的结构，对整个设计划分模块并确定各模块功能，确定使用的a v a l o n 接口信 号； ( 2 ) 用v e r i l o g 语言编写各功能模块。对底层功能模块进行功能仿真、验 证、修改再进行仿真，使各功能模块达到要求； ( 3 ) 顶层模块仿真。针对时钟分频、寄存器、数据的发送与接收进行功能 仿真，并对仿真结果进行分析，通过仿真、验证、修改再进行仿真，使设计的 i p 核达到要求； ( 4 ) l p 核的综合。通过综合分析所用资源和最大的全局时钟； ( 5 ) 硬件平台验证。主要采用a l t e r a 的f p g a 进行验证，通过数据的回读 对比进行验证。 哈尔滨理t 大学t 学硕+ i 二学位论文 第2 章i i c 总线协议及验证平台 2 1i i c 总线协议 i i c 总线是一种即可以发送又可以接收数据的两线制的串行数据传输总 线，该总线包括数据线s d a 同时钟线s c l ，能够让用i i c 总线传输数据的设 备在通信上简单并且有效2 0 1 。i i c 系统总线为多出设备同时工作提供了条件， 意思是可以存在不少于一个的主设备一起试着获得总线的通信权。然而只能有 一个主设备能获得通信权在同一时刻2 1 1 。 2 1 1i i c 总线工作方式 s d a 与s c l 连接到正电源，并且与二者相连的还要有一个电流源或上拉 电阻，当总线不繁忙时s d a 与s c l 都为高电平，连接在总线的设备输出级一 定是漏极开路或是集电极开路，否则不能执行线与的功能，如图2 1 所示田1 。 s c l 由主设备产生，s d a 的产生与数据的传输方向有关。 上拉电阻il l | ，l ， 时钟使 能输出 时钟 输入。 嚣嚣墨j 毫l 蓥誓 能输出_ j 1 1i 输出 嚣笑划蕃芙 图2 1 器件连接到i i c 总线上 f i g 2 - 1d e v i c e sc o n n e c t e d t ot h e i i cb u s 2 1 1 1 总线上数据传输的有效性 i i c 总线传输数据时都是由字节从高到低顺次按位传送的，每位数据的传 输都对应s c l 一个时钟脉冲。如图2 2 所示，s d a 上进行数据传输时，在每 个s c l 线周期的高电平期问不能改变，只能在s c l 线周期的低电平期间才能 据出 据入 数输 数输，a 广 li叫lj 罂 哈尔滨理丁大学工学硕十学位论文 改变，这是断定数据有效的一个根据删。 s d a 二j 二二二 z 二l l 二u 一一二s s c lr ，一、 瓣l 龚鋈鍪 f i g 2 - 2ii cb u st r a n s m i td a t ab i t s 2 1 1 2 总线上的信号 i i c 总线包括开始信号，结柬信号和应答信号三种数据传输信号类型1 。 开始信号( s t a r t ) ：在s c l 线处于高电平期间，s d a 上的数据产生了由 高向低发生的变化时则启动i i c 总线。 结束信号( s t o p ) ：在s c l 线处于高电平期问，s d a 上的数据产生了由低 高发生的变化时则停止i i c 总线。如2 3 图所示为开始与结束信号。 s d a s c l 双艘钉c 驴 图2 - 3 开始与结束信号 f i g 2 - 3s t a r ta n de n ds i g n a l 应答信号( a c k ) ：在接收到了8 b i t 的信息后，为了表明已经获取了数据， 接收数据的一方需要向发送信息的另一方传递默认的低电平脉冲作为信号。如 2 4 图所示。 传输信息所必要的响应时钟脉冲通过主机负责发送，并且响应按照接收器 发送响应信号这一规则执行。为确保在响应脉冲的周期内，s d a 一直处于的低 电平，发送器释放数据线高电平的时候，接收器必须将数据线的电平拉低弘。 从机在运行某种不能接受或发送信息的程序时是无法对从机地址进行响应 的，这时就必须保持其s d a 线高电平状态。使主机能够通过发送停止信号或 重复起始信号来实现传输的终止或开始新的传输。 哈尔滨理丁大学丁学硕：i ：学位论文 鬻书 x 二一发数据1 _ 一弋二巧玉 l 嘲爪用用风 双黼应答的时钟 图2 - 4 | 应答信号 f i g 2 - 4a c k n o w l e d g es i g n a l 当从机地址被从机接收器应答且达到了饱和不可以再接收信息了，则主机 一定要停止数据传输。此种状况以从机在头8 b i t 数据后不生成应答方式来表达 印l o 当传输过程中存在主机接收器，不生成一个应答在从机发送完最后8 b i t 数 据后，以告知传输结束弘引。与此同时，从机发送器也一定要释放数据线，能够 让主机产生停止或重复信号。 2 1 1 3 总线上数据传输的格式 i i c 总线上数据传输有自己的格式，主机发送一个开始信号，启动一次i i c 通信；在主机对从机寻址后，再在总线上传输数据。i i c 总线上传送的每一个 字节均为8 b i t ，首先发送的数据位为最高位，每传送一个字节后都必须跟随一 个应答位，每次通信的数据字节数是没有限制的；在全部数据传送结束后，由 主机发送停止信号，结束通信。如2 5 图所示弘”。 开始或重复开始始 图2 5 数据格式 f i g 2 - 5d a t af o r m a t 信息在总线传输的过程中，可以有多种读写方式进行组合。接下来对三种 信息传输方式进行解释p ： 写( w r i t e ) 操作：主设备单向发送nb y t e 的信息给已经完成寻址的从设备； 读( r e a d ) 操作：主设备单向接收nb y t e 的信息，但是不管是写还是读，第 哈尔滨理t 大学t 学硕：f ：学位论文 一个节字都是有主设备发出来确定从设备被寻到，待接到应答信号后才转为接 收，从设备也做相应的变化； 读写混合操作：主设备不发送停止信号而是直接发送一个新的开始信号与 目标地址字节，从而可以直接启动下一个进程。 2 114 寻址约定 i i c 要进行数据传输在主机与从机之间必须进行寻址，寻址信息是在第一 个b y t e 里，其最后一位代表传输方向，也就是读写位( w ) p “。如图2 6 所 示，r w 为高电平时代表读操作，也就是从从设备读信息；为低电平时代表写 操作，也就是往上从设备写信息。系统中各从设备把自有的地址信息和主设备 发到总线上的要寻址的器件的地址信息进行比对，在起始信号后，哪个设备与 其地址一致则被主设备寻到。 d a ：工- a 吼o c k s r a r t a d d r 而a c k a c kd a t aa c ks t o p 图2 - 6i i c 完整的地址、数据传输 f i g 2 - 6i i cc o m p l e t ea d d r e s sa n dd a t at r a n s m i s s i o n 寻址包括i i c 总线上器件的寻址和器件内部数据单元的寻址p “。开始信号 后第一个字节确定主器件所选择的从器件，即器件寻址。对从器件写操作，开 始信号后的第一个字节为器件寻址，从器件确认后，主器件发出的第二字节为 从器件内部单元地址，即内部数据单元寻址，以后的数据为写入传送的数据。 2 1 2i i c 总线时钟同步与仲裁 2 1 2 1 时钟同步 所有主机在s c l 线上产生它们自己的时钟来传输i i c 总线上的报文。数据 只在时钟的高电平周期有效。因此，需要个确定的时钟进行逐位仲裁。 时钟同步以线与方式连接到i i c 接口的s c l 线上执行，意思是：设备会计 低电平次数当s c l 线由高向低变化时，只要设备的时钟为低时，会导致s c l 线一直处于低电平状态在高电平到来之前，如图2 7 所示p “。设备中任何一个 时钟处于低电平，则其它设备的时钟从低向高变化都不会使s c l 线变化。 哈尔滨理工人学t 学硕十学位论文 s c l 线在全部相关设备计算完低电平周期后被变为高电平。接下来，器件 时钟和时钟线状态一致，全部设备开始计算其高电平周期。时钟线将被一个完 成高电平周期的设备再次改变为低电平。 c l k l c l k 2 s c l 开始计算 图2 7 仲裁过程中的时钟同步 f i g 2 7c l o c ks y n c h r o n i z a t i o ni nt h ea r b i t r a t i o np r o c e s s 2 1 2 2 仲裁 、 主机只能在总线空闲的时侯启动传输。两个或多个主机可能在起始条件的 最小持续时间内产生一个起始条件，结果在总线上产生一个规定的起始条件。 当s c l 线是高电平时，仲裁在s d a 线发生。这样，在其他主机发送低电平 时，发送高电平的主机将断开它的数据输出级，因为总线上的电平与它自己的 电平不相同。 仲裁可以连续多位，首先对地址位进行比较。在每个主机寻找地址相同的 设备时，仲裁会继续进行比较，当主机是发送器时对数据位进行比较；当主机 是接收器时对响应位进行比较p 。 主机1 丢失仲裁 l 序幽蛳婴一 ， ； ：i 厂弋1i ，、 菇“；hr i ， i i 一 厂1 厂、，_ 厂一厂， _ s i 图2 - 8 两个主机的仲裁过程 f i g 2 - 8a r b i t r a t i o np r o c e s so ft h et w oh o s t 存在这样一种情况：赢得仲裁的主机所寻址的设备，恰好是结合了从机功 哈尔滨理工人学工学硕十学位论文 能并且丢失仲裁的主机嗍。这就需要丢失仲裁的设备能够立即切换到从机模 式。如图2 8 所示，其仲裁过程为两个主机的仲裁。当主机数量更多时，仲裁 过程还包括很多内容。在这时刻，传输d a t a i 的主机内部数据电平同s d a 线的电平是不同的。当数据中断传输时，并不会对赢得仲裁的主机初始化产生 影响。这是因为此时总线相当于连接了高电平。 2 2 s o p c 开发平台 通过搭建的以n i o si i 作为处理器的s o p c 通信系统，对所设计的带有 a v a l o n 总线接口的可配置的i i c 协议控制器i p 核进行验证。因此有必要对 s o p c 系统、n i o si i 平台、a v a l o n 总线进行相关说明。 2 2 1s o p c 应用及开发流程 2 2 1 1s o p c 的发展和应用 、 由于大容量高速f p g a 的广泛应用，为了缩短s o c 验证的时问，在流片 前建立一个基于s o c 的高性能低价s o p c 验证系统己成为解决这一问题的重 要方法。 随着当前技术的不断进步，s o c 芯片在诸多方面均有被s o p c 芯片所取代 的发展趋势p0 。：s o p c 系统的性能会伴随f p g a 设备性能的提高而大幅提高。 随之而来的更为明显的灵活性也将更易于满足各种应用的要求；该系统的研发 难度并没有因为灵活性的提高而提高，反而会由于高速发展的i p 核设计技术 和自动化程度逐渐提高的e d a 工具的发展而降低；该系统通过软硬件协同设 计，使其硬件的电路板生命周期得到了尽可能大的延长：该系统提供了验证功 能，这一功能降低了基于a s i c 系统的s o c 芯片在批量流片试制时资金方面的 风险。 s o p c 技术越来越多的被应用于各种领域，这一发展得益于不断进步的 e d a 技术与f p g a 性能p “。该技术不仅大幅提高了电子系统的性价比，也开 辟了诸如高端数字信息处理、通信系统研发与应用、无线电软件系统研发、 c p u 的设计等不同领域的应用。并且，s o p c 凭借其基于e d a 标准的设计语 言与研发流程，具有多层仿真功能的测试系统，软件和硬件研发与实现技术的 高效率使用，已经成为了具有典型时代特征的现代电子技术p “。 2 2 1 2s o p c 开发流程 s o p c 包括硬件研发和软件研发这两部分流程p ”。硬件研发工作需要应用 哈尔滨理t 大学t 学硕一i ：学位论文 q u a r t u si i 以及s o p cb u i l d e r 完成，流程如下： ( 1 ) 在s o p cb u i l d e r 软件中，研发所需要各种规格的处理器，存储器和各 种外设都在n i o si i 芯片内核及其研发套件所提供的外围设备列表中选择。接 下来需要配置设备功能，完成其地址和中断号的分配以及复位地址的设定，最 后完成系统的生成。 ( 2 ) 作为q u a r t u si i 的一部分，由s o p cb u i l d e r 设计产生的n i o si i 系统将 会被集成在整个工程中。 ( 3 ) f p g a 设备的具体型号通过q u a r t u si i 进行选取，对n i o si i 系统内的各 个数据输入输出端口进行分配，并针对硬件编译和时序结束等选项根据具体需 要进行相关的设置。最后，对s o p cb u i l d e r 系统所生成的h d l 设计文件，将 由q u a r t u si i 在编译过程中进行布局布线。这一过程将生成一个与目标设备相 匹配的网表，生成以s o f 为后缀的f p g a 系统配置文件。 ( 4 ) 将系统配置文件通过q u a r t u si i 系统编译器和a l t e r a 软件下载电缆下 载至目标板。运行产生的配置文件在当前设计硬件校验完成后，可以将其下载 到目标板上的非意失存储器上。 n i o si ii d e 为软件的设计研发提供了支持。该系统组件在s o p cb u i l d e r 生成系 统之后开始编写c c + + 代码进行程序设计。设计者应用a l t e r a 提供的外接设备 驱动和h a l ，就可以实现n i o s 程序的快速编写，而且这种编写不必考虑低级 硬件的细节。设计者也可以重新设计和调用定制库完成设计，并在目标板上完 成运行与调试。 2 2 2n i o si i 平台 美国的a l t e r a 公司是s o p c 技术的倡导者和行业领先者，该公司推出了 n i o si i 处理器世界上最通用的嵌入式处理器，也是目前最流行的可配置软 核处理器，有广泛的嵌入式软件工具支持，在产品研发和生产中应用日益广泛 州。n i o si i 是目前最有代表性的软核( s o f t c o r e ) 处理器，它采用哈佛总线结 构，数据总线和指令总线分开。为了提高系统的整体性能，n i o si i 内核不仅可 以集成数据c a c h e 和指令c a c h e ，还带有紧耦合存储器t c m ( t i g h t l yc o u p l e d m e m o r y ) 接v i 1 。紧耦合存储器是一种紧挨着内核的快速s r a m ，它不仅能改 善系统性能，而且保证了装载和存储指令或数据的时问是确定的。紧耦合存储 器可以使n i o si i 处理器既能提高性能，又能获得可预测的实时响应。这对于 实时性要求较高的复合节点有着重要的意义。 哈尔滨理工大学t 学顾：l 学位论文 n i o si i 处理器，采用了a v a l o n 总线接口的3 2 位嵌入式可编程i p 核。通 过q u a r t u si i 和s o p cb u i l d e r ，用户可以在n i o si i 植入f p g a 之前对该处理器 及外围设备进行设计使之符合要求。从而构建出一个在硬件结构，功能，资 源占用等方面均能满足用户设计要求的嵌入式系统。并且，在f p g a 资源足够 的前提下，为满足设计需要可以在同一f p g a 植入多个n i o si i 核。 2 2 3a v a l o n 总线 由a l t e r a 公司开发的a v a l o n 交换式总线是一种由s o p cb u i l d e r 自动生成 的，通过专用的内部连接技术来实现系统芯片和外部设备之间内联的总线。 s o p cb u i l d e r 在产生最为优化的a v a l o n 交换架构的同时，只占用最少的f p g a 系统资源。每当系统中添加了新的组件或者任何个外接设备的优先权发生了 改变，就会在s o p cb u i l d e r 中对应生成一个最优化的a v a l o n 交换式总线p “。 a v a l o n 总线结构与传统总线结构相比有着显著优点一。在传统的总线结构 中，单个总线仲裁器控制总线主机和从机之间的通信。每个总线主机发起总线 控制请求，由总线仲裁器对某个主机授权接入总线。如果多个主机试图同时接 入总线，总线仲裁器会根据一套固定的仲裁规则，分配总线资源给某个主机。 由于每次只有一个主机能够接入总线，使用总线资源，因此会导致带宽瓶颈。 a v a l o n 交互式总线通过同时多主机体系结构，实现了对多路数据的同时处理， 大幅提高了系统带宽，解决了这一瓶颈问题p “。 2 3 本章小结 本章介绍了i i c 总线协议传输过程中的信号、数据传输格式、寻址方式、 时钟的同步以及仲裁方式，还介绍了与验证相关的s o p c 系统、n i o si i 平台、 a v a l o n 总线。 哈尔滨理工人学t 学顾：l 学位论文 第3 章可配置i i ci p 核设计 3 1 模块的化分 本设计将i i c 协议控制器i p 核化分为四个模块，如图3 。1 所示，i i c 控制 模块、并行数据收发模块、串行数据收发模块、时钟模块。i i c 控制模块接收 主机发送数据发给相应的寄存器来控制时钟模块和并行数据收发模块；并行数 据收发模块与串行数据模块交换数据达到串并的转换；串行数据模块的时钟由 时钟模块来控制并接收和发送到从机；时钟模块由所设计的加法器和减法器组 成。 图3 ii i c 协议控制器i p 核的模块 f i g 3 - lm o d u l e so f i pc o r ef o r i i cp r o t o c o lc o n t r o l l e r 3 1 1i i c 控制模块 i i c 控制模块接收主机发送数据发给相应的寄存器来控制时钟模块和并行 数据收发模块。i i c 控制模块包括a v a i o n 总线接口与i i c 总线接口。a v a i o n 总 线接口与主机相连，i i c 总线接口与从机相连。 3 1 1 ia v a l o n 总线接口信号 可配置的i i c 总线的a v a l o n 接口信号包括：c l k 、r e s e t 、a r e s e t 、a d d r e s s 、 w r i t e d a t a 、w r i t e 、r e a d 、c h i p s e l e c t 为输入信号：r e a d d a t a 、i r q 为输出信号。各 信号信息如表3 1 所示。 哈尔滨理工人学丁学硕l ：学位论文 表3 1a v a l o n 总线接口 t a b l e 3 1a v a l o nb u si n t e r f a c e 信号位宽方向含义 r e s e t1 i n p u t同步复位信号 e l k1 i n p u t 全局时钟，全部信号在e l k 下同步 a r e s e t 1 i n p u t异步复位信号 a d d r e s s3 i n p u t各寄存器的地址信号，根据a d d r e s s 信息 选取不同的总线内部寄存器 w r i t e d a t a8 i n p u t写入数据信号，主设备对地址信号所选取 的寄存器写入数据，米控制各个操作 c h i p s e l e c t l i n p u t片选信号，当c h i p s e l e c t 置零时，总线上 的所以操作被屏蔽 啊t el i n p u t写允许信号，主设备要求发出信息时，必 须此信号同c h i p s e l e c t 信号全部为1 r e a dl i n p u t读允许信号，主设备要求接收信息时，必 须此信号同c h i p s e l e c t 信号全部为1 r e a d d a t a8 o u t p u t读出数据信号，主设备对地址信号所选取 的寄存器读 l j 数据 l r q 1 o u t p u t中断请求信号，此信号置为1 时总线被中 断 3 1 1 2i i c 接口信号 i i c 接口信号包括：s o l 、s d a 即是输入又是输出端口，属于三态。这里s c l 即是s c l 线，s d a 即是s d a 线。而f p g a ( f i e l dp r o g r a m m a b l eg a t ea r r a y ) i 为 s c l g d a 图3 - 2i i c 内部的三态结构 f i g 3 - 2t h r e e s t a t es t r u c t u r eo ft h ei n t e r n a li i c 部把s c l 线同s d a 线化成输入信号线同输出信号线使用的，因为大部分的 f p g a 内部都不具备三态结构。在i i c 的内部s c l i 作为s c l 内部的输入，s e l o 二一 一 咄一一 肌一 霎| c c l 一堋 涸 盎 = 三；一 一 一一一 m 一 一一 哈尔滨理t 大学t 学硕f j 学位论文 作为s c l 内部的输出，s c lo e n 决定着s c l 是输入还是输出；内部s d aj 作为s d a 内部的输入，s d a o 作为s d a 内部的输出，s d a o e n 决定着s d a 是输入还是输 出，其三态结构如图3 2 所示。 3 1 2 并行数据收发模块 并行数据收发模块与串行数据收发模块交换数据达到串并的转换，并行数 据收发模块受控制于i i c 控制模块，其接口信号由部分i i c 控制模块的接口信 号及内部产生的信号组成。并行模块的接口信号与i i c 控制模块的对应该关 系，如表3 2 所示。并行数据收发模块完成开始( s t m ) 、结束( s t o p ) 、读( r e a d ) 、 写( w r i t e ) 、应答( a e k _ i n ) 这五个状态命令的转换。每个字节的传输完毕后都会产 生一个命令完成信号( c m d _ a c k ) ，以便进入下一个字节的传输。 表3 - 2 并行数据收发模块接口信号 信号位宽方向与i i c 控制模块连接的信号 r s t1 i n p u t 外部r e s e t c l kl i n p u t 外部c l k n r e s e tl i n 。p u t内部a r s t e n al i n p u t 内部c o r ee n ( 使能信号) c l ke n t 1 6 m p u t 内部p r e p ( 分频值) s t a r tl i n p u t内部s t a ( 开始信号) s t o p 1 i n p u t内部s t o ( 结束信号) r e a dl i n p u t内部r d ( 读信号) w r i t el i n p u t 内部w r ( 写信号) a c ki nl i n p u t内部a c k ( 应答信号) d i n8 i n p u t内部t x r ( 数据发送器) c m d a c k 1 o u t p u t 内部d o n e ( 命令完成信号) a c ko u tl o u t p u t t 内部i r x a c k ( 从机应答) d o u r8 o u t p u t 内部r x r ( 数据接收器) i 2 c _ b u s y 1 o u t p u t内部i 2 c _ b u s y ( 繁忙位) i 2 ca ll i n p u t 内部i 2 ca r bl o s t ( 中断) s c li l i n p u t 内部s o li s c lo 1 o u t p u t 内部s c lo s c io e nl o u t p u t 内部s c lo e n s d ail i n p u t内部s d ai s d ao1 o u t p u t 内部s d ao s d ao e n1 o u t p u t 内部s d ao e n 哈尔滨理工人学工学硕i j 学位论文 3 1 3 串行数据收发模块 串行数据模块的时钟由时钟模块来控制，并接收和发送数据到从机，该模 块受控于并行数据收发模块，其接口信号由部分并行数据收发模块的接口信号 及内部产生的信号组成。串行数据收发模块与并行数据收发模块的对应关系， 如表3 3 所示。在串行数据收发模块中，将起始( s t a r t ) 、读( w r i t e ) 、写( r e a d ) 、 结束( s t o p ) 这四个基本状态各自细分为四个小状态，以a 、b 、c 、d 来区分各个 小状态，每个小状态的跳入由分频值减到0 时产生的( c l ke n ) 信号控制，每四 个小状态完成后都会跳入i d l e ，当每个基本状态完成都会产生一个状态完成信 号( e m d _ a c k ) 后，进入下一个基本状态的小状态循环来完成状态的转换。 表3 - 3 串行数据收发模块接口信号 t a b l e 3 - 3i n t e r f a c es i g n a l so fs e r i a ld a t at r a n s c e i v e rm o d u l e 信号位宽方向与并行数据收发模块的连接信号 r s t 1 m p u t 外部r e s e t e l k1 i n p u t 外部e l k n r e s e t1 i n p u t外部n r e s e t e n a 1 m p u t 外部e n a e l kc n t1 6 i n p u t外部c l kc n t ( 分频值) c m d4 i n p u t内部c o r ec m d ( 状态命令) c m d a c k 1 o u t p u t 内部c o