（微电子学与固体电子学专业论文）基于可制造性设计研究及测试芯片设计.pdf

基于可制造性设计研究及测试芯片设计 摘要 随着集成电路进入超深亚微米阶段，半导体制造工艺中广泛采用了一些新技术一 一亚波长光刻技术、铜电镀技术、化学机械抛光技术。这些新技术在带来好处的同时， 也产生了一些新缺陷，这些缺陷对芯片的电学性能及良率产生了一定的影响，特别是 在超深亚微米阶段，以往不予考虑的缺陷现在却对芯片造成致命的威胁，甚至使芯片 失效。 本文从化学机械抛光和测试芯片两个方面对可制造性和成品率问题展开了分析 和研究。首先介绍了可制造性设计和集成电路设计流程；其次分析了目前影响超深亚 微米级集成电路成品率问题的几种误差因素，如光学临近效应、化学机械抛光、随机 误差、系统误差等，着重介绍了化学机械抛光对超深亚微米级集成电路成品率和性能 的影响。再从测试芯片设计方面对可制造性问题进行了研究，该测试芯片可同时测量 电阻与电容，大大节约了测试芯片面积，同时也使得测量精确度有了提高；最后，通 过对化学机械抛光和测试芯片研究，本文提出了今后需要做的工作以及对本次工作做 的了总结。 关键词：可制造性设计成品率化学机械抛光测试芯片工艺 d f mb a s e dr e s e a r c ha n dt e s tc h i pd e s i g n a b s t r a c t a st h ei n t e g r a t ec i r c u i t ( i c ) c o m e si n t ov e r yd e e ps u b m i c r o ne r a ，s o m en e w t e c h n o l o g y h a v eu s e di n s e m i c o n d u c t o r m a n u f a c t u r e p r o c e s s ，s u c h a s s u b w a v e l e n g t hl i t h o g r a p h y , c o p p e re l e c t r o p l a t i n g ，c h e m i c a lm e c h a n i c a lp o l i s h i n g a n ds oo n a l t h o u g ht h o s en e wt e c h n o l o g i e sh a v ed e v e l o pt h ei ct e c h n o l o g y ，i t s t o o ki n t ol o t so fn e wd e f e c t s t h o s ed e f e c t si n f l u e n c ee l e c t r i c a lf u n c t i o n a l i t ya n d p e r f o r m a n c e o fi cp r o d u c t sa n dl o w e rt h ep r o d u c t i o ny i e l d e s p e c i a l l y o n s u b m i c r o ne r a 。s o m ed e f e c t sw h i c hw e r en e g l e c t e di np a s tc o u l dm a d et h ec h i p t e r r i b l ef a i l u r e t h i sd i s s e r t a t i o nt r i e st oi n v e s t i g a t e s o m ek i n d so fp r o b l e m so fi c m a n u f a c t u r a b i l i t ya n dy i e l db ys t u d y i n gc m pp r o c e s s a n dt e s tc h i p t h ef l o wo f i c d e s i g na n dm a n u f a c t u r ei sd e s c r i b e da tf i r s t t h e ns o m et y p e so fy i e l dl o s ss u c ha s o p t i c a lp r o x i m i t ye f f e c t ( o p c ) ，c h e m i c a lm e c h a n i c a lp o l i s h i n g ，r a n d o md e f e c t ， s v s t e md e f e c ta n ds oo n a sf o rt h ec m pp r o c e s s ，w h i c ha r es e r i o u si m p a c t i n gy i e l d o u t c o m ei nt o d a y sn a n o m e t e ri cd e s i g n sa r ea n a l y z e d t h e n ，w eh a v es t u d i e dt h e d e s i g nf o rm a n u f a c t u r a b i l i t yp r o b l e m sb yt h ed e s i g no f t e s tc h i p ，w h i c hc a ne x t r a c t f e s i s t a n e ea n dc a p a c i t a n c eo ft e s ts t r u c t u r ea tt h es a m et i m e t h i st e s tc h i ph a v e s a v e dt h ec h i pa r e aa n dl e tt h ee x t r a c td a t am o r ea c c u r a c y a tl a s t ，b yt h es t u d yo f c m pa n dt e s tc h i p ，w ec o n c l u d e do u rw o r ka n ds u m m a r i z e d t h ef u t u r ew o r k k e y w o r d s ：d e s i g nf o rm a n u f a c t u r e ；y i e l d ；c h e m i c a lm e c h a n i c a lp o l i s h i n g ( c m p ) ； t e s tc h i p ；p r o c e s s 插图清单 图1 2 集成电路设计流程2 图2 1 随着工艺的发展，成品率和工艺节点的变化趋势7 图2 2 颗粒污染对电路的影响8 图2 3 铜化学机械抛光中的平坦性缺陷9 图2 - 4 光刻波长和最小特征尺寸逐年演进图一1 1 图2 5 不同工艺节点特征图形光刻后效果1 1 图2 6 光学邻近校正前后的图形和光刻结果一1 2 图2 7 化学机械抛光设备示意图13 图2 8 插入填充物后c m p 后示意图1 4 图2 - 9 应力引发空隙化现象1 5 图2 1 0 多晶硅栅拐角圆化示意图1 6 图2 1 l 多晶硅线端光刻后模拟结果1 6 图3 1 传统的典型化学机械抛光系统1 9 图3 2 化学机械抛光表面材料去除示意图2 0 图3 3 铜化学机械抛光示意图2 0 图3 4 三种不同类型的抛光点s e m 图2 2 图3 5i c l 0 0 0 s u b a1 v 抛光垫2 2 图3 - 6 化学机械抛光模型分类2 3 图3 7 铜c m p 后平坦性缺陷2 5 图3 8 注入虚拟金属前后c m p 后表面形貌图2 6 图3 - 9 电镀和化学机械抛光后表面图形2 9 图3 1 0 电镀后厚度范围对最后表面厚度范围的影响3 0 图4 1 基于可制造性设计测试芯片研究课题流程图3 4 图4 2c b c m 结构3 5 图4 3p m o s 管与n m o s 管上相互不重叠的输入信号，确保了没有短路电流产生3 6 图4 4k e l v i n 四点测试结构3 7 图4 5 铜互连工艺中金属剖面图3 8 图4 6c o m b 。m e a n d e r 互连测试结构3 9 图4 5 测试芯片基本测试结构图4 0 图4 6 测试结构不同状态下的电容示意图4 1 图4 7 某一种物理尺寸的互连电容测试结构示意图一4 3 图4 9 每一模块p a d 摆放信息4 5 图4 1 0 芯片整体版图示意图及对应的版图布局4 6 图4 1 l 单元模块版图示意图4 7 图4 12 互连测试结构版图示意图4 8 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。据 我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的 研究成果，也不包含为获得 金匿王些太堂 或其他教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢 意。 学位论文作者签名语淘缸 签字蹶叩驷扫日 学位论文版权使用授权书 本学位论文作者完全了解金胆王些太堂有关保留、使用学位论文的规定，有权保留并 向国家有关部门或机构送交论文的复印件和磁盘，允许论文被查阅和借阅。本人授权金世 王些太堂可以将学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩 印或扫描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后适用本授权书) 学位论文作者签名：序漏仫 签字啉年弓月堋 学位论文作者毕业后去向m ：南夕中关遍拓 通讯地址：铱妖? 知7 石油一力懒职国朋 导师签名： 签字日期：五唧年 厶月g 日 | 电话： 邮编： 致谢 本文是在导师叶兵教授、程玉华教授的悉心指导下完成的。感谢在实习期间，程 老师对本人工作与学习上的悉心指导，程老师和叶老师不仅学识渊博、治学严谨，而 且诚恳待人、诲人不倦。两为老师对科学的认真态度和崇高的品德是我永远学习的楷 模，并将使我终身受益。衷心感谢导师的理解、培养、支持和教诲。 作者：唐海霞 2 0 0 9 年3 月 第一章绪论 1 1 集成电路的发展历史及其设计流程 随着全球经济的发展和人们生活水平的提高，从二十世纪中叶开始，以信 息技术为代表的新技术革命浪潮席卷全球，微电子技术产业作为高技术和信息 产业的核心，成为当前新经济时代的基础产业，在各方面起着非常重要的作用。 集成电路作为微电子技术的基础，是推动国民经济和社会信息化的关键技术。 集成电路的产业规模和技术水平，已成为衡量一个国家现代化水平和综合国力 的主要尺度。 2 0 世纪6 0 年代，i n t e l 公司创始人葛顿摩尔( g o r d o ne m o o r e ) 提出了著 名的摩而定律，摩尔定律指出，半导体芯片中晶体管数目每隔十八个月大约翻 一番，其性能也将翻倍。从1 9 5 8 年的第一个半导体集成电路到现在，集成电路 先后从小规模集成电路( s s i ) ，到中规模集成电路( m s i ) ，再到大规模集成电 路( l s i ) ，然后发展到今天的超大规模集成电路( v l s i ) 及甚大规模集成电路 ( u l s i ) ，同时系统级芯片( s y s t e no nc h i p ，s o c ) 的时代也已到来。 不管集成电路的发展方向如何，都离不开集成电路工艺的发展。集成电路 工艺以特征线宽作为其发展的标志。如图1 1 所示为从1 9 9 5 年到2 0 2 0 年世界 集成电路工艺发展趋势数据曲线，从图可看到，集成电路的制造工艺不断提高， 特征线宽按照摩尔定律迅速减小【l 】。2 0 0 5 年初的商业化半导体芯片主流制造技 术已经达到o 1 3 微米线宽，到现在已经发展到9 0 n m 、6 5 n m 和4 5 n m 以下，从 而标志着集成电路工业已经进入了超深亚微米时代。 2 0 0 7i t r sp r o d u c tt e c h n o l o g yt r e n d s h a l f - p i t c h 。g a t e - l e n g t h 鬯竺竺竺v 2 0 0 7 - 2 0 2 2i t r sr a n g e 图1 12 0 0 7 年i t r s 技术发展路线图 从集成电路的设计到掩模版的制造再到最后芯片的生产完成有一套基本的 工业流程。图1 2 为当前该流程的一个简要概述。在每一步过程中又包含了若 干处理步骤，各处理过程与处理步骤之间相互约束，相互配合，保证了芯片设 计生产的顺利完成，在这一过程中与论文有关系的过程和步骤将在后续篇章中 进行描述研究。 集成电路物理设f 系统规范说明 i 王 行为设计验i 芷 量土 逻辑设计验证 u f 电路综合布局布线 上j 版图设讨修改验汪 上 i 髅处矽j u l 硅片光型制造过程 u i 硅片检验封装测试 图1 2 集成电路设计流程 精密复杂的硅片制造过程保证了集成电路芯片的高性能和高成品率。在超 2 深亚微米硅片的制造过程中通常频繁的使用氧化( o x i d a t i o n ) 、光刻 ( p h o t o l i t h o g r a p h y ) 、掺杂( d o p i n g ) 和化学机械抛光( c m p ) 等工艺。其中 光刻和c m p 是在超深亚微米i c 制造中很关键的步骤。m o o r e 定理是否能在今 后1 0 年或更长的时间内得到延续，从重要的工艺角度来讲，其挑战主要来自于 光刻与c m p 技术、晶体管制造技术以及互连技术三个方面。随着特征尺寸的 持续减小，在以往大尺寸节点不用考虑的误差成为了在超深亚微米影响芯片性 能的主要因素。这使得设计的芯片不能制造，或者是良率很低，严重影响了芯 片的制造时间和成本。如何在设计环节中预防制造阶段的缺陷，提早进行预防， 以及提高产品的成品率，成为一个很重要的问题，所有这些措施都称为可制造 性设计( d f m ) 。近几年来，可制造性设计( d f m ，d e s i g nf o rm a n u f a c t u r a b i l i t y ) 一直是i c 界很热门的话题。下面几节将分别对纳米集成电路的制造工艺和可制 造性问题进行简略介绍。 1 2 集成电路的制造工艺 集成电路制造工艺是非常复杂的高精度工艺，特别是在进入超深亚微米时 代以后，非常细小的误差都将决定芯片的成功与否。在超深亚微米集成电路制 造工艺中，随着铜作为互连线的引入，引进了大马士革和化学机械抛光( c m p ) 工艺，这些新工艺的引入及特征尺寸的减少，使得芯片制造成品率越来越低。 下面分别给出i c 制造中使用比较频繁的工艺步骤，即： 图形转移：主要包括光刻、刻蚀等； 薄膜制备：主要包括外延生长、氧化、化学气相淀积( c v d ) 、物理气相 淀积( p v d ) 等； 掺杂：主要包括扩散和离子注入等； 平坦化：化学机械抛光。 图形转移、薄膜制备和掺杂三大类技术过程交叉使用，构成了集成电路工 艺。集成电路制造工艺的目的是把设计电路通过物理方式实现在实物上，通过 器件、互连等制造，最后在硅片上生成叠层结构，完成集成电路生产。 在芯片制造中，芯片质量由大量的工艺过程参数所决定。每一步工艺的误 差都会在所有工艺中叠加，最后对芯片质量产生不可估量的影响。如何控制每 一个工艺步骤使其在整个制造流程中保持稳定，是保证芯片质量的关键。在进 入超深亚微米以后，工艺的不稳定因素越来越多，保持工艺参数稳定变得越来 越困难。 1 3 纳米集成电路的可制造性问题 随着半导体行业跨入超深亚微米时代。在获得预期的高性能与低功耗的设 3 计效果的同时，人们却发现随之而来的并非全是令人振奋的好消息。设计厂商 发现，以往的传统的一次流片的签字确认的验证总是失败；而在设计验证的流 程中，工程师又发现进入6 5 n m 之后芯片的漏电流、散热更是无法轻松掌握， 预期的低功耗往往变成了无法预期的高功耗：另外，信号的完整性、工艺可变 性更加难以捉摸，设计出来的产品往往无法确保能生产出来。这些现象的发生 使得i c 界产生了一个新的课题可制造性设计( d f m ) ，早在1 9 9 9 年s i n g e r 公司国际产品部经理j a m e sgb r a l l a 在著作“t h ed e s i g nf o rm a n u f a c t u r a b i l i t y h a n d b o o k 中给与了d f m 这个定义“d f m 意味着及早在设计的环节中处理生 产所发生的问题，以及整合制造的考虑记忆考虑在设计当中已达到更高的成品 率的产品。 【2 1 造成上述这些现象的根本原因就在于设计的东西往往无法制造。这些现象 主要由于新技术的引入，如双大马士革工艺、c m p 工艺等，使得最终制造出的 芯片的电学性能有了较大的误差。以及由特征尺寸的减小引起的硅片特征结构 远远小于制造他们的光波波长。使得制造的实际物理尺寸和设计尺寸差异太大。 为了了解制造工艺对芯片性能的影响，我们设计了测试芯片进行研究，下面将 对测试芯片进行简略概述。在后面章节将对测试芯片进行详细说明。 1 4 用于可制造性问题的测试芯片设计 测试芯片( t e s tc h i p ) ，顾名思义即用于一些特定测试的芯片，根据不同的 测试目的设计不同的芯片，本文的测试芯片主要用于研究在超深亚微米下，半 导体制造工艺对芯片性能的影响。一个测试结构必须要尽量减小不必要的未知 数，并且要有一定的数量，使用一些特定的测试仪器进行测量，可以测试芯片 的物理参数，也可以测试电学参数，这样便可以得到芯片的电学参数如电容或 者电阻，利用测量的电学参数来推算并验证制造工艺的内容，这是一个迅速又 有效率的方法。详细的测试芯片说明将在后面章节介绍。 1 5 目前世界上的研究状况 对于超深亚微米下的可制造性问题研究，目前国内还不是很多，但外国一 些著名大学和知名的企业都已经进行了比较深入的探讨和研究。 目前世界上主要的集成电路生产厂商，如a m d ，i b m ，i n t e l ，f u j i t s u ， m o t o r o l a ，n e c ，t i ，s a m s u n g 。t s m c ，u m c 等都在自己的生产线采用了分朝 率增强技术。在使用其内部开发的一些r e t 处理工具以外，也采用了e d a 么 司提供的解决方案，世界上三家主要的e d a 公司e a n d e n e e 、s y n o p s y s 、m e n t o ； 都有自己的d f m - e d a 解决方案。如s y n o p s y s 的p r o t e u s 、p r o g e n 和p r o s p e c t o r ， 4 以及m e n t o r 公司的c a l i b r er e t 等工具。但是，由于i c 的飞速发展，e d a 厂 家的e d a 工具也必须随时更新，才能适应制造和设计技术的发展。 1 6 本文完成的主要工作 本文主要研究的内容有，基于可制造性设计的工艺步骤的研究，特别是化 学机械抛光工艺，以及测试芯片的设计与研究。在超深亚微米工艺下，化学机 械抛光技术( c m p ) 是实现芯片表面平坦化的最好的技术，但是这种技术在实 现全局平坦化的同时，随着特征尺寸的减小，出现了很多缺陷，如碟形( d i s h i n g ) 、 侵蚀( e r o s i o n ) 、片内非均匀性和片间非均匀性等。这些缺陷将使得互连厚度和 宽度发生变化，轻者会影响芯片的电学性能，造成延时等缺陷；重者将会使得 芯片失效，造成很大的经济损失。本文从化学机械抛光的抛光原理、c m p 模型 等方面对c m p 进行了较详细的论述。最后通过测试芯片的形式对c m p 、o p c 等工艺对芯片的性能的影响进行了研究。 本文的内容组织如下：第二章详细介绍了集成电路可制造性设计，分析了 影响芯片性能的主要工艺步骤，以及目前业界对提高芯片良率所做的努力。第 三章着重从化学机械抛光方面对可制造性进行了介绍，分别有化学机械抛光原 理介绍、化学机械抛光缺陷介绍、化学机械抛光模型介绍以及化学机械抛光对 芯片性能影响介绍。第四章介绍了用于研究工艺对芯片性能影响的测试芯片设 计，主要介绍了芯片设计的目的，以及芯片包括的基本模块和测试数据等一系 列测试芯片的因素。最后对所做的工作做了一个总结，对以后所需要做的工作 进行的罗列，分析了不足和优点。 5 第二章集成电路的可制造性设计、物理设计规则 随着集成电路制造工艺技术的不断进步，伴随着摩尔定律，半导体产业进 入了深亚微米时代。在获得高性能和低功耗的同时，成品率问题也变得越来越 严重。设计厂商发现，以往的传统一次性流片的签字确认的验证总是失败，而 在设计验证的流程中，工程师又发现进入6 5 n m 之后芯片的漏电流、散热更是 无法轻松掌握，预期的低功耗往往变成了无法预期的高功耗；另外，信号的完 整性、工艺可变性更加难以捉摸，设计出来的产品往往无法确保能生产出来。 造成上述这些现象的原因主要为：传统上芯片成品率与制造车间中的灰尘 密度直接相关，而进入亚1 0 0 纳米工艺阶段后，由于新材料新技术的应用，成 品率主要不再由随机灰尘粒掉落所决定。“亚波长光刻”引起的图形失真如转角 圆化、线宽变窄及短路、断路等，对芯片的成品率影响非常严重。同时，随着 铜作为互连线，大马士革工艺、铜电镀和化学机械抛光工艺的引入，虽然有了 优良的全局平坦化，但是却引入了新的缺陷，如碟形( d i s h i n g ) 、侵蚀( e r o s i o n ) 、 片内非均匀性、片间非均匀性等。这些缺陷使得互连线的厚度和宽度发生变化， 将使得芯片的电阻和电容发生变化，轻者会影响芯片的时序等，重者会使得芯 片失效。同时，在传统的芯片制造中，由刻蚀工艺缺陷如不完全刻蚀、过刻蚀 引起的芯片缺陷在整个芯片制造中所占比例不大，在进入超深亚微米以后，这 些缺陷却成为了影响芯片成品率的很大因素，不能忽视【3 】【4 】【5 1 。如图2 1 所示【， 随着工艺的发展，与设计阶段相关的成品率问题所占的比例也不断增大，这就 使得提高工艺成品率问题不只是工艺厂商的问题，也是设计者和e d a 厂商都要 考虑的问题。只有工艺厂商、设计者与e d a 厂商齐心合作，才能解决超深亚微 米所面临的成品率问题。 6 图2 - 1 随着工艺的发展，成品率和工艺节点的变化趋势 在本章节中，作者综述了纳米c m o s 集成电路设计技术当前的可制造性设 计研究。首先介绍了集成电路在先进工艺节点涉及到的可制造性设计问题。接 着对一些主要的影响可制造性的工艺步骤进行了介绍，井介绍了当今业界所做 的努力。 2 1 成品率问题 由于集成电路制造固有的不稳定性缺陷。不同的温度、每一步工艺之间不 同的间隔时间、不同化学浓度等将会导致硅片之间、同一硅片上不同裸片之间 和同一裸片上不同晶体营之间的器件特性不同。引起这些不同的误差被分为不 同的类型。这些误差包括通常与微粒误差有关的随机性误差( r a n d o m d e f e e t s ) 、 工艺或光刻应用所造成的系统性误差( s y s t e m a t i cd e f e c t s ) 以及器件物理或者 连接导线效应所造成的时序等问题的参数误差( p a r a m e t r i cd e f e c t s ) 。这三种误 差是目前影响纳米级设计成品率的主要问题。下面将分别对这三种误差进行简 略的介绍【”。 2 11 随机误差 随机误差指由环境中颗粒引起的误差。如图2 2 所示，圆形的物质为环境 的颗粒附着物，这些附着物在硅片表面可能会引起电路短路、开路、阻挡上层 材料覆盖和正常的注入或者造成光刻工艺中局部图形异常，从而导致成品率严 重下降。目前为止，工艺厂商已经对颗粒污染进行了很好的控制。 丌路 图2 2 颗粒污染对电路的影响 在超深亚微米下，随机误差已经不再是引起成品率降低的主要因素，但是 它仍然对成品率有着潜在的影响。现在，随着特征尺寸的减小，颗粒尺寸逐渐 可以与特征尺寸相比拟，使得纳米级电路的成品率对随机性误差更加敏感。 2 12 系统误差 系统误差通常是指由工艺材料的化学影响、制造过程中的机械影响和光刻 工艺等因素引起的误差。系统误差的产生与电路板图的几何图形有关。常见的 系统误差包括电路的平坦性( p l a n a r i t y ) 、天线效应( a n t e n n ae f f e c t s ) 、通孔开路 ( v i ao p e n s ) 和光学邻近效应( o p t i c a lp r o x i m i t ye f f e c t ) 等。 平坦性误差主要指由化学机械抛光工艺引起的碟形( d i s h i n g ) 、侵蚀 ( e r o s i o n ) 、片内非均匀性、片问非均匀性等缺陷形成的误差，如图2 3 所示。 在集成电路工艺过程中，由于铜的形成是采用大马士革工艺，而且铜相对于周 围的物质要软许多，这使得化学机械抛光之后，会使得铜互连线相对于周围的 物质相下凹陷，产生碟形缺陷：同时，在版图中密度相对大的区域，由于铜互 连线与周围物质的抛光速率不同，将会使得密度大的区域产生过抛光，形成侵 蚀缺陷。同时，在化学机械抛光( c m p ) 过程中1 6 】，由于抛光垫、抛光速率才等 因素的差异，将会导致一个整个晶片甚至一个芯片上的不同位置抛光效果不同， 在同一个芯片中，两条完全相同设计的互连线，会因为所处位置不同而得到完 全不同的实际物理尺寸。这些缺陷若是同一个晶片上的不同苍片之间称为片间 非均匀性，若出现在同一个芯片的不同位置之间的差异则称之为片内非均匀性。 由于这些缺陷将会导致互连线厚度与理想 殳计厚度产生差异，将会使得互 连线的物理尺寸发生变化，表现在电学性能上将会使得互连线的电阻和电容 产生变化，使得芯片的延迟发生变化，若缺陷严重将使芯片失效。解决c m p 后缺陷的方法目前主要为通过在版图中加入虚拟金属( d u m m yf i l l i n g ) 以提高整 体版图密度均匀性的方法。加入虚拟金属方法目前主要有两种，一种为利用工 艺厂提供的虚拟金属填充方法进行填充；另外一个为利用基于c m p 模型的金 属填充方法。其中第一种方法比较简单，运行时间短，但效果没有第二种方法 好。 若此缺陷发生在连接上下两层金属的通孔中，将会导致通孔开路，影响电 路性能。为了减小互连线的平坦性缺陷，电路设计者可以通过在版图的空白区 域加入金属特性不活跃的虚拟金属，以提高整体金属密度，提高表面平坦性。 对于通孔的平坦性缺陷，电路设计者可以通过尽量减少通孔使用的方法，和采 用在必要的通孔周围添加冗余通孔的方案提高成品率，以增大通孔成功的可能 性。 图2 3 铜化学机械抛光中的平坦性缺陷 若一个小尺寸的m o s 管的栅极与一条很长的金属线相连，在制造过程中， 这条金属线就像一根“天线 ，收集电荷，当电荷积累过多时，m o s 管的栅极 电压将会使得栅氧化层击穿，破坏m o s 管。在通孔和金属上方的氧化层之间 也有可能发生天线效应。在电路设计和工艺制造过程忠应尽量减少较长金属线 的存在，减小金属线电荷累积的可能性，避免天线效应。 系统性误差是现在芯片制造影响成品率的主要误差，越来越引起集成电路 设计者、e d a 厂商和工艺厂的重视。系统性误差使得可制造性问题不只是工艺 厂商的问题，而是i c 设计者、e d a 厂商与工艺厂商需要共同承担的问题，只 有i c 设计者、工艺厂商和e d a 厂商相互沟通通力合作，才能真正解决可制造 性问题。要从设计解决便开始可制造性问题，这样既可以提升产品的良率，也 能够缩短产生投入市场的时间，提高经济效益。 2 2 工艺的良率问题 集成电路可制造性问题的提出主要是因为在进入超深亚微米以后，设计的 东西往往无法制造。而芯片不能制造的一个主要原因是工艺制程的限制。所以， 有必要对影响芯片性能的工艺步骤进行介绍。 2 2 1 工艺可变性问题 针对由新工艺引起的工艺可变性问题，其实，工艺可变性一直以来都存在， 9 只是在日趋先进的工艺下，以前根本无需理会的闯题在误差中所占比例不能忽 略了，而必须进行考虑p j 。 影响设计性能的工艺变化来源很多，大致可分为随机变化和系统变化。随机 变化是由随机微粒和工艺参数的随机波动引起的，如芯片单元间( d i et od i e ) 、晶 圆( w a f e rt ow a f e r ) 、批次间( 1 0 tt ol o t ) 的随机掺杂效应。这些影响在设计过程 中是无法得知或确定的，使得几乎不可能对其进行建模或预估，设计人员对此几 乎无能为力。系统变化则属于芯片制造工艺问题，是可以被预估的。比如，光刻 的影响会导致栅长度改变和驱动电流变化；化学机械抛光( c h e m i c a l m e c h a n i c a lp o l i s h i n g ，c m p ) 造成互连厚度变化，阻抗和电容也因此改变；通孔 ( v i a ) 应力失效会引起断路，等等。过去，全局随机变化是影响产品良率的主要因 素，局部系统变化只占很小一部分。而在纳米设计时代，局部系统变化超过了全 局随机变化，成为影响产品良率的主要因素。 2 2 2 光刻问题 光刻是在硅片表面根据设计的图形模式形成特征( f e a t u r e ) 图形的过程。 光刻工艺分为旋涂、烘焙、曝光、显影、刻蚀等过程。其中所用到的主要材料 有光刻胶、光刻机、掩模版和芯片。光刻胶( p h o t o r e s i s t ) 为辐射敏感材料， 分为正胶和负胶，正胶和负胶分别对应于在曝光( e x p o s u r e ) 和显影 ( d e v e l o p m e n t ) 后胶体是否被从硅片表面去除还是保留在硅片表面。辐射源可 以是可见光、紫外、深紫外、x 射线或者是电子束、粒子束。曝光过程可以是 并行过程如接触式、投射式曝光，或者是顺序过程如电子束扫描。由于并行过 程的高生产率，当今集成电路制造业中普遍采用的是以深紫外曝光为基础的并 行投射式光刻技术。 光刻胶经光刻后形成光刻胶图形，蚀刻是将光刻胶图形转移到下层材料上 的过程。蚀刻过程可能依靠化学反应或是物理破坏进行。比如湿法蚀刻就是将 腐蚀液涂到硅片和光刻胶表面进行蚀刻的化学方法，而干法蚀刻一般是在等离 子体( p l a s m a ) 环境中将气体在固体方向上加速冲击去除下层表面材料的过程。 光刻和蚀刻两个图形转移步骤常常伴随出现，一般泛指“光刻”时会包含这两 个过程。 集成电路设计的规模越来越大，复杂度越来越高。随着光刻特征线宽的尺 寸越来越窄，相应的光刻问题就变得及其明显【7 】。图2 4 是集成电路生产工艺 过程所用的光刻光源波长与所制造的特征尺寸的发展历史和未来预测趋势j 。 可以看到，光刻机光源的波长受制于技术发展和资金规模的限制，在可预见的 未来并不能够迅速减小，而特征尺寸却在迅速减小【】，二者的差距越来越大。 以9 0 n m 和6 5 n m 节点为例，采用的a r f 光源波长为1 9 3 n m ，而所制造产品的 1 0 特征尺寸还不到光源波长的一半。当曝光线条的特征尺寸接近光刻系统的理论 分辨极限时，系统所成的空间像将产生十分明显的畸变，即发生所谓的光刻邻 近效应( o p t i c a lp r o x i m i t ye f f e c t ，0 p e ) ，导致图形质量严重下降，如图2 - 5 所 示即为不同技术节点版图图形在光刻后形成的实际物理图形，从图中可看出， 随着工艺节点的减小，光刻大大降低了集成电路芯片的生产成品率。 图2 4 光刻波长和最小特征尺寸逐年演进图 图2 - 5 不同工艺节点特征图形光刻后效果 针对上述问题，提出了由光刻现象引起的可制造性问题解决办法，目前的 解决方案主要是分辨率增强技术( r e t ) 。r e t 主要包括：修改掩模图形形状的 光学邻近校正( o p t i c a lp r o x i m i t yc o r r e c t i o n ，o p o ，改变掩模上透光相位的移相 掩模( p h a s es h i f tm a s h ，p s m ) ，改善光照系统的离轴照明( o f f - a x i s j i i u m i n a t i o n ，o a t ) ，使孤立线显得更密集的次分辨率辅助图形插入( s u b - r e s o l u t i o n a s s i t f e a t u r e ，s r a f ) 等方法。其中，最常用的r e t 是o p c 和p s m 。 o p c 的基本原理是，在设计掩模版时，采用图形补偿方法，使掩模版上的图 形相对于实际图形有一个与邻近效应影响相反的改变。其做法是，首先把掩模版 图形上多边形的边分割成较小的线段，然后将这些线段向四周伸展移动，通过在 版图关键位置上添加或挖去一些额外的小多边形，延伸线端以及锐化转角，如图 2 - 6 右侧图形所示【ij 。从阴影部分表示的制造结果来看璺过校j 下后，硅片上的图 形更接近原始设计，图形转移质量得到了提高。 明 图2 - 6 光学邻近校正前后的图形和光刻结果 移相掩模技术主要分为两种口】，一种是削弱移相掩模( a t t p s m ，a t t e n u a t e d p s m ) ，另一种是交替移相掩模( a i t p s m ，a l t e r n a t i n gp s m ) 。削弱移相掩模是以 部分透光的反相位材料代替遮光层材料，透光系数通过实验予以确定，其工作 流程相对简单，因此目前世界工业界较多采用此方法。交替移相掩模是给传统 掩模上透光部分分配不同的相位，这种方法需要对掩模图形进行相位分配，同 时调整部分图形，因而工作流程复杂。削弱移相掩模在性能上由一定的限度， 当集成电路的最小线宽发展到接近1 0 0 n m 后，交替移相掩模将成为一种非常必 要的工艺技术。 2 23c m p 问题 化学机械抛光( c m p ) 工艺是目前最有效、晟成熟的平坦化技术。化学机 械抛光系统是集清洗、干燥、在线检测、终点检测等技术于一体的化学机械平 坦化技术。是集成电路( 1 c ) 向微细化、多层化、平坦化，薄型化发展的产物， 是集成电路进入0 13 1 x m 为以下技术节点，由晶片由直径2 0 0 r a m 向3 0 0 r a m 过 渡、提高生产效率、降低成本、晶圆全局平坦化必备技术”。 在进入9 0 n m 、6 5 n m 、4 5 n m 节点以后，多层金属互连由8 层到1 1 层、1 2 层厚，金属互连的金属层间介质的增加，引起晶片表面严重的不平整，使得图 形表面的严重不平整而不能满足图形曝光的焦深要求。这使得c m p 工艺的全 局平坦性功能变得更加重要。只有进行了全局平坦化，才能采用超大规模集成 电路制造技术生产现代存储器和微处理器。 化学机械抛光( c m p ) 平坦化技术是采用特定设备、工艺技术条件和消耗 品，实现材料表面高平坦的一种工艺技术。从工艺角度看，c m p 是利用抛光液 中化学添加剂的化学作用，首先与晶片表面材料进行化学反应，形成易去除的 薄膜反应层，再通过抛光垫于晶片之间的研磨料的摩擦作用，去除前期形成的 薄膜反应层，最后，通过抛光液的携带作用，将抛光去除的材料带离晶片表面， 露出新生表面，进一步再反应再去除，重复进行以去除表面的粗糙部位，达到 平坦化目的。 如图2 7 所示为典型的化学机械抛光设备示意图1 9 】，主要包括抛光垫、磨 头、转盘、抛光液等组成。此设备采用的所有设备及最终消耗品包括：c m p 设 备、研浆、抛光垫、后c m p 清洗设备、抛光终点检测及工艺控制设备、研浆 分布系统、废物处理和检测设备等。其中盐浆和抛光垫为消耗品，其余为抛光 及辅助设备。c m p 工艺是摩擦学、流体力学和化学的结合，因此受到来自芯片 本身及磨抛机械等诸多因素的影响，是一个非常复杂的过程。 供应 光垫 转盘 图2 7 化学机械抛光设备示意图 在化学机械抛光过程中，抛光垫的粗糙度、抛光液的酸碱度、磨料直径大 小以及浓度、转盘转速等都会对最终芯片表面平坦性产生影响。同时，版图图 形因素也会对最终c m p 后表面图形产生。 从版图图形方面考虑，互连厚度越大，则c m p 后产生碟形的几率越大。 互连密度越大，c m p 产生侵蚀的可能性变越大；同时，有相同密度和不同物理 尺寸的两组图形c m p 后的表面图形也会有很大的差异【z 。 从c m p 设备方面来说，若采用酸性抛光液，则抛光速度较大，但图形的 侵蚀却很大，对芯片的破坏力比较大，不是目前的主流抛光液。同时，磨粒半 径越大，这抛光速度越大，但对芯片表面的划伤破坏也大。抛光垫、转速等也 会对c m p 后表面产生影响。将在下面一章中进行详细论述。 在铜互连工艺中，需要通过c m p 工序，以确保晶圆的平坦性。这是为了 得到准确的光刻图案，是实现多层布线的关键。而c m p 的平坦度受到c m p 系 统参数、铜线宽度和密度、材料抛光速率等因素的影响，很难得到一个平整的 表面，常常会产生图2 3 所示的蝶形、侵蚀。这些缺陷有两个缺点：一是这样 的变化会直接引起阻抗和电容的变化，最终导致时序偏差；二是金属层的焦距 深度( d e p t ho f f o c u s ，d o f ) 变异范围较大，致使进行光刻时，布局层次的几何图 形尺寸精准度受到影响。 c m p 引起的表面碟形缺陷，可依据合适的布局设计准则，通过在芯片空闲 区域中插入片状材料的伪金属填充物( d u m m yf i l l e r ) 加以改善，如图2 8 所示 【5 】。但由于这些伪片状材料置于最靠近功能部件的地方，这样做会引起功能导线 间的信号耦合，从而形成额外的寄生效应。另外，片状材料的存在还会改变电容 效应。这些都会影响芯片的时序、信号完整性，甚至功能。所以，在布局与布线 或出带期间，设计团队在采用插入伪金属填充物的方法后，还要求完成寄生效应 的抽取、建模，以充分考虑这些效应对设计的影响。 图2 8 插入填充物后c m p 后示意图 在铜互连工艺的制造过程中，当铜导线加温到1 5 0 2 0 0 左右时，就会开 始融化膨胀，并往附近区域漫流。一旦再次回到低温状态，就会因为体积的收缩 而形成很高的张应力，拔除通孔的根部，引发空隙或电迁移效应，造成连接断路的 情形。这种现象称为应力引发空隙化( s t r e s si n d u c e dv o i d i n g ，s i v ) ，如图2 9 所 示，它使通孔成为引发良率和可靠性问题的重要因素。 这个问题可以利用基于良品率的版图来解决。设计者应尽可能在同一层上 走线，以避免不必要的通孔。然而，当通孔绝对必需时，就要在通孔处插入一些冗 余的孔，即在只需要一个通孔时放置两个或三个通孔。这些额外的通孔能增加成 功接触的统计概率，因而可以在设计进入生产阶段之前提高良率。 1 4 图2 - 9 应力引发空隙化现象 2 3 涉及到可制造性问题的物理设计规则 以前，芯片设计者只需要遵守物理设计规则，便能保证芯片生产制造后达 到成品率目标，保证芯片能够生产制造l l o l 。但是，随着超深亚微米时代的到来， 只遵守传统豹物理设计规则已经不能满足生产的要求，成品率远远不够。故为 了确保纳米工艺能够达到量产要求，开始在传统的设计规则基础上加入了有利 降低生产风险的额外的设计规则。这种以提高工艺容忍度及提高成品率为出发 点所订出来的设计规则，称之为“建议规则”。下面介绍一些传统设计规则的可 制造性问题。 4 5 。拐角线条结构可制造性问题。顾名思义，是指版图设计的4 5 。方向的 拐角线条，此种图形能够节约芯片面积，在1 8 0 n m 及其以上的工艺中运用非常 普遍，据h a n d m a r s h 的研究表明1 1 i ，4 5 。多晶硅栅的m o s 可以使标准单元的面 积减小2 1 到3 0 。 但是，在超深亚微米生产工艺下，由于采用了离轴照明技术增强光刻分辨 率和提高光刻焦深，这种技术只能保证版图中水平很垂直方向的图形有较好的 光刻质量，不能保证4 5 。线条图形的光刻质量可见4 5 。线条图形的成像质量受 离轴照明技术影响很大。所以，在采用非对称离轴照明的光刻过程中，4 5 。线 条常常会因为成像质量低而引起电路开路或短路等电路性能的问题“。 l 型拐角可制造性问题。l 型拐角在版图设计中非常普遍，但是随着线条 尺寸的减小，在超深亚微米下，由光刻引起的拐角圆滑现象变得越来越严重， 严重影响了电路性能和芯片成品率。如图2 1 0 所示，当l 型拐角多晶硅线条作 为m o s 管的栅极时，若拐角距离有源区比较近，拐角圆化将导致m o s 管栅极 沟道的平均长度变大。 图2 1 0 多晶硅栅拐角圆化示意图 多晶硅线端与有源区距离可制