（微电子学与固体电子学专业论文）基于扫描结构的低功耗测试方法研究.pdf

基于 1 描结构的低功耗测试方法研究 摘要 随着集成电路制造技术的发展及纳米时代的到来，高集成度使得芯片的测试 功耗成为集成电路设计必须考虑的重要因素。采用扫描结构的可测试性设计 ( d e s i g nf o rt e s t a b i l i t y ，d f t ) 方法，能够提高测试覆盖率，缩短测试时间。本 文详细分析了扫描测试的基本原理和设计流程，分别针对扫描测试过程中的动态 和静态功耗提出了有效的优化方案。 首先，介绍了可测试性全扫描技术，并分析了四种类型的可扫描单元。提出 了一种新型测试功耗分类方案，新方案使得功耗层次更加清晰，功耗类型分析也 更加细致。本文重点在于研究新的测试动态功耗和静态功耗优化方法。 在动态功耗优化的分析中，提出了两种优化方案：常值法和电压法。常值法 设计了新型的触发器结构，能够将扫描移入过程中连接组合逻辑的触发器输出锁 定为常值“0 ”或“1 ”。并通过逻辑门增加方案有效地实现了对测试过程中组合逻辑 的无用翻转的控制。通过在i s c a s 8 9 基台上实验，经过常值法优化后，总测试功 耗降低将近2 3 。 电压法是采用增加门控晶体管来控制与触发器相连的第一级组合逻辑单元的 供电，从而阻止扫描信号向组合逻辑的扩散。与常值法相比电压法对电路面积和 延迟的影响更小，而且同样有非常好的功耗优化效果。通过对i s c a s 8 9 测试电路 的分析，电压法比常值法对面积和延迟性能的改善提高了近6 2 和9 4 。 静态功耗的优化设计主要是基于门控功耗单元的使用。文章大胆的将门控功 耗单元用于可测试性设计，提出了新的触发器和时钟单元布局方法以及新的电源 地网络制作方法：通过对一款通用高性能微处理器单模块的设计实验，将提出的 优化设计方案应用于实际的芯片设计中。实验结果显示，总的测试功耗降低约 4 5 ，总的移入功耗降低了近7 3 ，在大幅降低静态功耗的同时，移入无用动态 功耗减少了9 2 。 最后，对设计中的主要思想以及创新点进行了总结。针对设计中需要进一步 研究和改进的地方提出了新的挑战。 关键词：低功耗可测试性设计；扫描结构；移入阶段；捕获阶段 l l 硕 j 学位论文 a bs t r a c t w i t ht h ed e v e l o p m e n to fi n t e g r a t e dc i r c u i tm a n u f a c t u r i n gt e c h n o l o g y ，a sw e l la s t h en a n o e r a sc o m i n g ，t h et e s t p o w e rc o n s u m p t i o n i s b e i n gc o n s i d e r e d a sa n i m p o r t a n tf a c t o rf o rd o i n gi cd e s i g n u s i n gt h ed f t m e t h o d sb a s e do ns c a ns t r u c t u r e i ni c ，c a ni m p r o v et h et e s tc o v e r a g ea n ds h o r t e nt h et e s tt i m e ，w h i c hh a sb e e nal a r g e n u m b e r so fi ct e s t i n ga p p l i c a t i o n s t h i sa r t i c l ea n a l y z e st h eb a s i cp r i n c i p l e so f s c a n n i n gt e s t a n d t e s t i n gp r o c e s s ，a n da l s o a d v a n c e st h ee f f e c t i v eo p t i r d i z a t i o n p r o g r a mo fs t a t i ca n dd y n a m i cp o w e rc o n s u m p t i o nd u r i n gt h ep r o c e s so f s c a nt e s t f i r s t ，t h es c a n n i n gt e c h n o l o g yt ot e s ti sa n a l y z e dc o m p r e h e n s i v e l y w e i n t r o d u c e df o u rt y p e so fs c a n n i n gc e l lm o d u l e s ：m u x b a s e d ，c l o c k - t y p e s p e c i f i c ， l e v e l s e n s i t i v e ，c l o c k a u x i l i a r y - t y p e w e d e f i n ean e w p o w e rc o n s u m p t i o n c l a s s i f i c a t i o ns c h e m e ，w h i c hh a sr e s u l t e di ng r e a t e rc l a r i t y ，a n dm o r ed e t a i l e dt y p eo f p o w e ra n a l y s i s t h ef o c u so ft h i sp a p e ri st oo f f e rat e s tn e wd y n a m i cp o w e r a n ds t a t i c p o w e ro p t i m i z a t i o nm e t h o d o l o g y i nt h ea n a l y s i so fd y n a m i cp o w e ro p t i m i z a t i o n ，w ep r o p o s et w om e t h o d s ： c o n s t a n tv a l u ea n dv o l t a g ec o n t r 0 1 i nt h ec o n s t a n tv a l u ew a y ，w ed e s i g nan e w f l i p - f l o ps t r u c t u r e ，w h i c h c a nl o c kt h e o u t p u to ff l i p f l o p c o n n e c t e d w i t h t h e c o m b i n a t i o n a ll o g i c st o 0 o r 1 w er e a l i z ei tw i t ht h el o g i cg a t e so p e r a b l et o i n c r e a s et h ep r o g r a m ，w h i c hc a ne a s i l yc o n t r o lt h eu s e l e s st r a n s i t i o no f c o m b i n a t i o n a l l o g i c s t h r o u g ht h ee x p e r i m e n t a ls t a g ei nt h ei s c a s 8 9b a s e ，w eg e tt h a t t h et e s t p o w e ri sr e d u c e dn e a r l y2 3 a f t e ro p t i m i z a t i o n 。 i nt h ev o l t a g ec o n t r o lw a y ，w ec o n t r o lt h ev o l t a g es u p p l yo ft h ef i r s tl e v e l c o m b i n a t i o n a ll o g i c sc o n n e c t e dt of l i p - f l o p sw i t ha na d d e dg a t i n gt r a n s i s t o r ，w h i c h c a na l s op r e v e n tt h es c a nt e s ts i g n a lp r o p a g a t i n g c o m p a r e dw i t ht h ec o n s t a n tv a l u e w a y , i tn o to n l yh a st h es a m ep o w e ro p t i m i z a t i o n ，b u ta l s oh a sh i g h e rp e r f o r m a n c ea t d e l a ya n da r e ai n c r e a s i n g t h r o u g ha n a l y z i n gt h er e s u l to fe x p e r i m e n ta ti s c a s 8 9 ， t h ev o l t a g ec o n t r o lw a yh a s6 2 a n d9 4 i m p r o v e m e n ta td e l a ya n da r e a t h eo p t i m i z a t i o no fs t a t i cp o w e rc o n s u m p t i o ni sb a s e dm a i n l yo nt h eu s eo f p o w e r g a t i n gc e l l s t h ea r t i c l ea s s o c i a t e st h ep o w e r g a t i n gu n i t sa n dd f tb r a v e l y ， c r e a t e san e wf l i p f l o pu n i ta n dp o i n t so u tan e wc l o c kd i s t r i b u t i o nm e t h o d s m e a n w h i l ew es u p p o r tan e wm e t h o do fp o w e rn e t w o r kp r o d u c t i o n t h r o u g ha n e x p e r i m e n t o fas i n g l e m o d u l e d e s i g n i nag e n e r a l p u r p o s e h i g h p e r f o r m a n c e m i c r o p r o c e s s o r ，w ei m p l e m e n tt h es c h e m ei np r a c t i c a ld e s i g n t h ee x p e r i m e n t a l 基于 j 描结构的低功耗测试方法研究 r e s u l t ss h o wt h a tt h ed e c r e a s eo ft o t a lt e s tp o w e rc o n s u m p t i o ni sa b o u t4 5 ，a n dt h e t o t a ls h i f tp o w e rc o n s u m p t i o ni sr e d u c e dn e a r l y7 3 a st h es i g n i f i c a n tr e d u c t i o ni n s t a t i cp o w e rc o n s u m p t i o n ，u s e l e s sd y n a m i cp o w e r c o n s u m p t i o ni sr e d u c e da b o u t9 2 f i n a l l y ，w es u mu pt h em a i nd e s i g ni d e a sa n di n n o v a t i o n s i na d d i t i o n ，t h e c o n c l u s i o ng i v e st h ef u r t h e rr e s e a r c ha n di m p r o v e m e n t st ot h en e w c h a l l e n g e s k e yw o r d s ：l o w p o w e rd e s i g nf o rt e s t a b i l i t y ；s c a n n i n gs t r u c t u r e ；s h i f ts t a g e ； c a p t u r es t a g e 形! i j 学位论文 1 1 课题研究背景 第1 章绪论 本课题是基于一款高性能处理器芯片低功耗测试方法的研究。目的在于通过 采用优化的低功耗测试技术来降低芯片在测试过程中所产生的额外功耗。 在s o c ( s y s t e mo nc h i p ，系统级芯片) 和m c p ( m u l t i c o r ep r o c e s s o r ，多核处 理器) 高速发展的今天，随着芯片集成度不断提高，功耗已经成为现代v l s i ( v e r y l a r g es c a l eo fi n t e g r a t i o nc i r c u i t ，超大规模集成电路) 以及s o c 设计中的一个主 要设计约束。目前，随着集成电路生产工艺水平进一步提高，尤其是在u d s m ( u l t r a d e e ps u b m i c r o n ，超深亚微米) 下的设计，芯片在测试模式下产生的功耗 要比正常功能模式下产生功耗值大许多。例如：国内龙芯的某款高性能处理器芯 片在3 0 0 m h z 测试频率下的功耗相当于其在1 g h z 正常工作频率下的功耗。测 试中产生的额外功耗会增加电路的性能验证难度，降低便携系统的自动化程度， 影响产品良率：而且对于电路的可靠性也有着非常大的损坏，功耗过高时甚至可 以将芯片烧毁；另外，测试功耗还将影响设计成本，在封装过程中为了克服测试 所带来的额外功耗，必须采用散热性好的高成本封装【2 】。因此，在v l s i s o c 设 计中进行功耗优化对于改进电路可靠性和降低封装成本等问题是至关重要的。 对于芯片内部的d f t ( 可测试性设计) 问题，目前主要有扫描设计和b i s t ( 内 建自测试设计) 等方法。m e n t o r 公司和s y n o p s y s 公司的可测试性设计工具都支 持这两种方法。b i s t 技术是一种内建自测试技术，对于它的研究目前主要集中在 低功耗和高故障覆盖率方面。扫描技术包括边界扫描、全扫描以及部分扫描。边 界扫描技术主要是为了测试芯片之间的简单互连；全扫描技术就是将芯片内部所 有的触发器用可扫描触发器替换，进而解决时序电路的可测试性问题；部分扫描 则是将芯片内部的一部分触发器采用可扫描触发器替换【3 】，而对其部分电路的功 能和触发器工作情况进行测试。 测试功耗主要由两部分组成：测试动态功耗和静态功耗。动态功耗主要由短 路电流和电路内部节点充放电所引起的功耗组成，静态功耗主要是指由电路的漏 电流引起的功耗【4 】。测试的总功耗就是动态功耗和静态功耗的总和。如式( 1 1 ) 所示： p = 尼一缸+ 吃概= a c v 2 f + 玎掀 ( 1 1 ) a c v 2 f 表示的是动态功耗，其中彳为逻辑单元的翻转频率，c 为负载电容， 矿为电源电压，为测试的时钟频率，阿础为测试中产生的静态功耗，其中k 为 漏电流。 本文研究的是全扫描结构的测试方法，文章以下所提到的扫描测试均指代全 幕于 1 描结构的低功耗测试方法研究 扫描测试。通过对扫描测试中功耗产生和存在形式的详细分析，分别给出了测试 过程中动态功耗和静态功耗的优化设计方案，通过实验结果验证，总测试功耗均 得到了明显的改善。 1 2 扫描测试技术概述 扫描设计是一种应用广泛的结构化可测试性设计方法。时序逻辑电路的测试 生成十分复杂，一般生成的测试向量都非常多，因此测试的施加时间也就相应较 长，而且很难对电路内部节点设置逻辑值，电路的内部状态也难以观察1 5 j 。 时序电路的可测试性是非常复杂的。例如，对于简单的同步时序电路模式而 言，假定它是一个包含刀个原始输入的组合逻辑和，个触发器的存储电路，那么 就需2 肿7 个测试向量才能完成对其组合逻辑部分的穷举测试。对触发器组成的电 路的测试生成过程相当复杂，存在初始化问题，触发器的输出不能由原始输入直 接控制，同样，触发器的输入也不能从原始输出直接观察到。时序电路测试的复 杂性还在于测试是反馈环节个数和长度的函数，反馈长度越长，初始化和敏化测 试向量所需的时钟周期越长【6 】。 为了解决时序电路的测试问题，1 9 7 3 年w i l l i a m s 和a n g e l l 提出了现在所说 的扫描设计的最初方案，采用的是增加敏化测试向量的设计方法【7 】，此方案使得 电路初始化容易，电路的可测试性也得到改善，减少了时序电路的测试生成过程。 这种设计中同步时序电路可工作在两种模式：j 下常方式和测试方式。正常方式如 图1 1 ( a ) 所示，电路按原始设计连接。测试方式如图1 1 ( b ) 所示，测试中采用的是 具有扫描特性的触发器结构。 ( a ) 正常功能模式( b ) 测试工作模式 图1 i 扫描测试下时序电路的两种工作模式 采用扫描测试技术则可以有效的对时序电路进行测试。在物理设计过程中， 加入扫描测试电路，就可以实现扫描测试设计。加入扫描测试电路后，测试的主 要工作还包括生成测试向量以及构建扫描链，并且在芯片的物理设计阶段将扫描 链结构插入现有设计当中，也就是将所有的触发器的t i 端和t q 端串联成一条条 2 。 硕i j 学位论文 的链，即实现了在电路中设置扫描结构【8 1 。从而在对芯片测试时，可以直接进入 测试模式工作。 一般，当我们对已经制造出来的i c ( i n t e g r a t e dc i r c u i t ，集成电路) 芯片进 行生产测试时，先把i c 插入自动测试设备( a u t o m a t i ct e s te q u i p m e n t ，简称a t e ) 里，然后输入测试程序( t e s tp r o g r a m ) 为i c 中潜在的瑕疵进行一溪流冗长的测 试【9 】。测试程序目前一般使用i e e e 标准测试接口语言( s t a n d a r dt e s ti n t e r f a c e l a n g u a g e ，简称s t i l ) 格式来描述。如果芯片在程序中没有成功地通过所有的测 试，它会被丢弃或者送入实验室做故障诊断。只有那些在程序中通过每个测试的 芯片才会被发送个最终客户。今天。大部分的测试程序是由自动测试向量生成工 具( 例如t e t r a m a x ) 产生。 1 3 低功耗测试技术的研究意义 超大规模集成电路在测试模式下的功耗大于其在正常模式下的功耗，最大能 够达到正常工作情况下的两倍左右。目前，动态功耗仍然是测试功耗的主要部分， 有效地降低动态功耗就可以控制整个扫描测试中总的功耗值。静态功耗在总的测 试功耗中所占比重越来越大，静态功耗的影响变得越来越严重【l0 1 。随着生产工艺 进入到超深亚微米阶段，特别是l3 0 n m 及其以下工艺时，漏电流所消耗的功耗在 总的电路功耗中所占的比重不断增加，已经接近动态功耗的比重，并很可能在未 来超越动态功耗。由于静态功耗的重要地位，如何减小测试时的漏电流将是一个 值得研究的新问题。特别是对于使用超深亚微米( v d s m ) - i - 艺制造的芯片，测试 时过大的漏电流会产生较大的噪声，增大串扰等问题的负面作用，严重时可导致 某些信号的畸变，产生误检或漏检；同时过大的测试功耗带来较大的热量，会给 相对脆弱的晶体管带来致命影响，极有可能降低芯片的可靠性，甚至在测试中就 对芯片造成永久性的破坏。因此为提高测试稳定性、可靠性，同时降低测试对待 测芯片的负面影响，必须要对测试时的漏电流加以控制。降低测试功耗具有十分 重要的意义。为此，本文在第5 章，重点给出了扫描测试过程中静态功耗的优化 方法。 采用低功耗的可测试性设计( d e s i g nf o rt e s t a b i l i t y ，d f t ) ，其重要性主要体现 在以下四个方面： 第一，提高电路的可靠性。电路的功耗将转化为热量而释放出来，过多的热 量将导致器件的工作温度升高，继而严重降低系统的可靠性，使电路失效。如单 晶硅互集成电路低功耗测试方法研究连的疲劳、电气参数的改变、抗噪性能的下 降、电子迁移等。实际上，温度每提高1 0 ，电路系统的失效率将会提高1 倍， 所以对于高可靠性的芯片设计，功耗是一个十分重要的设计参数。通过采用低功 耗的可测试性设计可以减少或避免测试时的高温度和高电流可能导致的电路不可 基于扫描结构的低功耗测试方法研究 修复的损伤，及电子迁移等对电路可靠性的影响有效地保证电路的可靠性。 第二，可以预防测试功耗引起的芯片完整性问题。如测试时的高电流可引起 连续的电源电压降或地压反弹，可能导致的测试时电路的功能性故障。 图1 2d f t 研究意义示意图 第三，可以节省成本。封装功耗直接决定着芯片的工作温度，芯片封装材料 的一个重要特性是热阻( t h e r m a lr e s i s t a n c e ) ，即单位功耗导致该材料温度的变化量 ( a 。c w a t t ) 。对于工作温度较低的芯片，我们可以采用成本较低的塑料封装 ( 4 0 5 0 a c w a t t ) ，而对工作温度较高的芯片，必须采用成本高上5 1 0 美元的陶瓷 封装( 1 5 3 0 a 。c w a t t ) ，以保证芯片不会被烧毁。另外温度过高的芯片需要很强的 空气或者液冷等散热装置，这些都会增加成本。由此可以看出芯片的功耗在很大 程度上决定着芯片的成本。所以，采用低功耗结束可以有效地节省电路封装和外 冷却设备的费用。 最后，可以提高芯片系统中多个芯核同时测试时的并行性，从而节约测试时 间。采用全扫描可测试性设计方案的电路中扫描链上的翻转造成的功耗已经占测 试中功耗的主导地位，因为它不仅将引起扫描链上的功耗，还将导致组合逻辑部 分不必要的翻转。控制组合逻辑部分不必要的翻转，正是本文在研究降低动态功 耗所采用方法的核心思想。 通过，采用本文所研究的低功耗测试方法，有效降低了一款高性能通用微处 理器单模块在扫描测试中的静态测试功耗和动态测试功耗。 1 4 国内外的研究现状 过去的十几年里，尤其是进入2 1 世纪后，人们对低功耗设计和v l s i 电路的 可测试性问题做了大量的研究工作。测试功耗研究实际是集成电路测试技术与低 功耗技术的一个交叉点。随着工艺的不断发展和功耗问题的日渐突出，测试功耗 对于芯片测试和生产的影响越来越大，国内外对它的研究也进入了一个新的阶段。 4 硕 j 学位论支 目前，国内关于低功耗测试的研究才刚刚兴起，尽管在研究方面已经取得了 一些进展，但是由于实际的工业生产中针对性较强的低功耗测试方法还没有得到 充分地应用。国际上低功耗测试技术也还在进一步的发展之中。学术界的研究总 是要先于工业界几年的时间，目前学术界对于如何降低扫描测试中的测试功耗已 经有了一些研究方法，大致分为以下几类： ( 一) 动态测试功耗的研究现状 1 改善a t p g 算法。a u t o m a t i ct e s tp a t t e r ng e n e r a t i o n ( a t p g ，自动测试图 形向量生成1 是在半导体电器测试中使用的测试图形向量由程序自动生成的过程。 测试向量按顺序加载于器件的输入脚上，输出的信号被收集并与预算好的测试向 量相比较从而判断测试的结果。a t p g 有效性是衡量测试错误覆盖率的重要指标。 一个a t p g 的周期可以分为两个阶段：a 、测试的生成；b 、测试的应用。在 测试的生成过程中，针对电路的设计的测试模型在g a t e 或t r a n s i s t o rl e v e l 产生， 以使错误的电路能够被该模型所侦测。这个过程基本上是个数学过程，可以通过 以下几个方法获得：a 、手工方法；b 、算法产生。c 、伪随机产生软件通过复 杂的a t p g 程序产生测试图形向量在参考文献 11 中，为加强对传播过程的可控 性和可观性，在测试向量生成时考虑并定义成本函数，进而达到功耗降低的目的。 在参考文献 1 2 】中，研究表明一个错误常会被一组序列所覆盖，所以一个优 化的算法是从一个测试序列组合里选出最优化的子集，这样也可以降低峰值功耗。 另外，在参考文献【13 中，为了降低传播密度，可以重新定义测试向量的顺序， 从而使得总的开关特性降低而减少功耗。 2 改进扫描链结构。有研究提出了一些特殊的扫描结构，通过改变扫描链的 测试方式来降低功耗。参考文献 1 4 】，通过分析测试方法，将一些额外的逻辑门 ( 比如或非门、与或非门和非f - j ) 插入特定的扫描单元之间。然而这一方法需要 花费大量的计算时间来修正最优的扫描链结构。在基于扫描结构的b i s t 设计里 已经用到相似的方法。这种设计包含片上测试方式生成( t p g ) ，同时它可以分为 每扫描测试和每时钟测试结构。在参考文献【1 5 中，在t p g 和扫描链之间插入一 个多输入的与门，将这两种结构组合在一起可以保证测试的覆盖率。 3 拆分扫描链和改变测试步骤。在参考文献 1 6 中，一个长扫描链被分成许 多个短链，每次只有其中的一个被激活。这样可以节省测试功耗，但是测试时间 却相应加长了很多。在参考文献【17 】中，作者探究了一种新的测试向量分解的方 法，就是将个子链测试的结果供给另一个，进而测试功耗、测试时间和测试数 据量都得到了减少。图1 3 ，直观的给出了当前动态功耗优化的研究方法现状。 幕于 t 描结构的低功耗测试方泫研究 动态功耗优化 图1 3 动态功耗优化研究方法 ( 二) 静态测试功耗的研究现状 1 输入向量控制法。在超深亚微米工艺下，国际上低漏电流测试技术尚处于 孕育阶段，有关测试功耗的研究方法也很少涉及减少测试时的漏电流功耗。然而， 低功耗设计中还是出现了某些减小电路静态功耗的方法。文献【l8 提出了使用输 入向量控制法( i n p u tv e c t o rc o n t r 0 1 ) 来降低电路的漏电流，简便易行，但功耗优化 的比例不大。 2 门控功耗法( p o w e rg a t i n g ) 能很大程度上削减漏电流所导致的静态功耗 【l9 1 。但是，由于门控管的设计和使用十分困难，还带来很大的面积及性能开销， 目前在实际中得到应用的案例并不是很多。 3 阈值电压控制法( t h r e s h o l dv o l t a g ec o n t r 0 1 ) 和源级偏置法( s o u r c e b i a s i n g ) 能在一定程度上降低由于亚阐值电流造成的漏电流问题，但是在一定程度上是以 牺牲性能为代价的【2 0 1 。 测试耐的漏电流优化不同于一般的低功耗设计。普通的低功耗设计技术的目 标是降低电路运行时的功耗、减少电路散发的热量，并没有特意考虑测试时的功 耗优化问题。对于测试来说，为了保证较高的测试覆盖率和测试效率，希望测试 向量尽可能的完备，而且为了降低测试成本，还要求测试时间尽可能少。这就使 测试时电路内部节点状态的变化非常频繁。在超深亚微米工艺中，这种状态的剧 烈变化会引起电路中漏电流的增加，对电路产生不良影响。不过，低功耗设计技 术对测试功耗的研究有着良好的借鉴意义。 1 5 本文的组织结构 针对扫描测试过程中所产生的无用动态功耗和静态功耗问题，本文给出了 优化方案。对于测试移入阶段的所产生动态功耗，本文提出了一种基于现有测试 流程，通过改进扫描触发器的属性进而降低功耗的方法，同时由于现有工艺库限 制，在实现上采用了逻辑门插入的方式，最终将设计思想得以成功实现，并主要 6 硕l ：学位论文 通过对一些简单测试电路的实验分析，证明了方案的可操作性和优越性。对于测 试移入阶段所产生的静态功耗，本文大胆的尝试采用门控功耗的方式来实现，对 触发器和时钟树单元单独供电的方法，并实验在一个模块设计上，实验结果很好 的说明了设计思想的可行性。 本文的组织结构如下： 第l 章“绪论”，首先介绍了论文的开题背景，对于扫描测试过程中的功耗问 题给出了介绍，同时对扫描测试技术基本原理及特点进行了概述，并且叙述了低 功耗测试技术的研究意义，最后，介绍了国内外对于研究降低扫描测试功耗方法 的研究现状； 第2 章“全扫描测试技术及测试功耗分类”，对可测试性扫描技术进行了全面 的分析。介绍了四种类型的可扫描单元：多路选择器型、专用时钟型、电平敏感 型、辅助时钟型。提出了一种新型基于扫描结构的测试功耗分类方法。本文针对 所要提出的功耗优化方法，对功耗进行了新的定义和分类，主要是根据现有扫描 测试的基本流程，提出了各个阶段中的功耗，有助于跟加细致的对其进行研究和 分析； 第3 章“扫描测试动态功耗优化方法常值法”，对于芯片正常工作时的动 态功耗研究方法相对比较多也更成熟，因此也给了我们好多可以借鉴和参考的信 息，比如现在物理设计阶段所采用的门控时钟单元( c l o c kg a t i n g ) 就是很好的控 制了部分逻辑单元的翻转，进而降低了动态功耗。本章对于扫描测试移入阶段所 产生的动态功耗进行了深入的研究，并提出了可行的优化方案，即新型扫描触发 器结构及独立逻辑门插入法。实验结果很好的说明了，方案的可操作性和优越性； 第4 章“扫描测试动态功耗优化方法电压法”，针对常值法所面临的面积 和延迟问题，本文又提出了一种通过插入门控晶体管来实现动态功耗优化的方法， 这一方法可以很好地改善因为增加的额外部分对电路的影响。 第5 章“扫描测试中静态功耗的优化方法”，随着芯片特征尺寸进入深亚微米 以及纳米阶段，由于漏电流等所导致的静态功耗增加已经成为众多研究人员关注 的焦点。扫描测试过程中的静态功耗，给芯片测试也带来了巨大挑战。本章提出 了将门控功耗用于控制触发器和时钟单元独立供电，从而降低在测试移入阶段所 导致的大量无用组合逻辑带来的静态功耗。 基于 1 描结构的低功耗测试方泫研究 第2 章全扫描测试技术及测试功耗分类 芯片测试是施加测试向量、取得测试响应以及分析得出测试结果的过程。在 这个过程中，需要电路能够按照测试的要求进行工作，即控制电路完成计划的测 试输入和输出。根据电路的可控制程度，测试也有不同的难易程度和测试效果。 因此，对电路进行可测试性设计和研究可以提高电路测试的效果。一般而言，对 于i p ( i n t e l l e c t u a lp r o p e r t y ，知识产权) 核设计者来说，大多都要用到全扫描测 试或部分扫描测试技术( 一部分b i s t 电路除外) 2 1 】。通过扫描测试的手段，在 原有电路中增加串行移位功能，从而可以有效地提高电路的可控制性和可观测性。 基于测试技术的重要性，芯片设计者对于测试期间所产生的大量测试功耗也越来 越关注。而要进行扫描测试功耗优化方法的研究，首先要对测试过程中所产生的 功耗进行详细的分析和分类。 本章从测试的基本概念出发，重点介绍了扫描测试的必要性，然后详细探讨 可扫描单元的基本类型。通过对扫描测试过程的分析，结合扫描测试不同阶段所 产生的功耗特点，给出了新型的测试功耗分类方案，为后面分析扫描测试的具体 过程以及测试功耗的优化方法研究提供了有力的支持。 2 1i c 测试的相关概念 2 1 1i c 测试的可控制性和可观察性 生产测试的本质是把好的物品和有瑕疵的物品分离开来。在集成电路设计和 测试时我们也有同样的目标，所谓i c 测试就是把功能正确的集成电路芯片和有问 题的芯片分开。为了降低测试成本以及难度，提高芯片的质量和成品率，必须要 在电路设计的初期进行可测试性设计【2 2 1 ，即在已有的功能电路基础上加入适当的 测试部件。芯片的可测试性包括以下两个方面： 1 可控制性，可控制性指的是，通过电路的输入端，能够将测试向量加到子 电路的内部输入端的能力。例如，图2 1 ( a ) 中，如果相等检测电路的输出总是处 在“相等”状态的话，是没有办法检测该电路是否正常工作的；但如果在电路中加 一个控制门电路，如图2 1 ( b ) 所示，则相等检测电路的输入和电路都是可以控制 的，因此，通过增强电路可控制性，从电路输入端所不能控制的状态数目减少了。 2 可观测性，可观测性是指在电路的输出端或某些输出点能够观察其中子电 路的响应能力。例如，图2 2 所示电路，所有三个与门的输出和或门的输入相连， 在第三个与门的输出端如果具有一个s a o 故障，则此故障不能直接在输出端被 8 硕f j 学位论文 观察到，这时就说该电路的可观测性不强。这一问题在后面对扫描链结构处理的 分析上将进步描述。 ( a ) 不具可控制性的原理图( b ) 增强可控制能力的原理周 图2 1 电路可控制性示意图 口 6 6 c 图2 2说明电路可观测性的示意图 总之，电路的可控制性和可观测性是可以通过设计得到增强的，例如，通过 加控制门电路和输入线能够增强电路的可控制性，而通过增加输出端可以达到增 强可观测性的目的【23 1 。分析电路的可测试性有利于理解扫描测试过程中，扫描测 试生成以及扫描链的移入等具体流程的实现和性能改善。 2 1 2i c 测试类型 集成电路的测试按照所设计的内容要求，可以分为参数测试、结构测试、功 能测试等。本文所描述的全扫描测试，实际上完成的是一种功能测试。下面对上 述几种测试方式进行详细的介绍： 1 参数测试( p a r a m e t e rt e s t ) ：参数测试通过对芯片交、直流参数的测试来检测 芯片的性能和缺陷程度。直流参数测试包括短路测试( s h o r tt e s t ) 、开路测试( o p e n t e s t ) 、最大电流测试( m a x i m u mc u r r e n tt e s t ) 、漏电流测试( l e a k a g et e s t ) 、输出驱动 电流侧试( o u t p u td r i v ec u r r e n tt e s t ) ，以及阈值测试( t h r e s h o l dl e v e lt e s t ) 等。交流参 数测试包括传输延时测试( p r o p a g a t i o nd e l a yt i m et e s t ) 、建立和保持时间测试( s e t u p a n dh o l dt i m et e s t ) 、工作频率测试( f u n c t i o ns p e e dt e s t ) 、访问时间测试( a c c e s st i m e 9 基于 l 描结构的低功耗测试方法研究 t e s t ) 、刷新时间测试( r e f r e s ht i m et e s t ) ，以及上升和下降时间测试( r i s ea n d f a l lt i m e t e s t ) 。这些测试通常是和集成电路生产工艺相关的，例如测试c m o s 输出电压的 时候不需要负载，而测试t t l 器件的时候则要求有电流负载【2 4 1 。数字、模拟和数 模混合信号电路均有各自定义的参数系，参数测试就是要求对参数系中定义的每 个参数完成准确测试和测量。 2 结构测试( s t r u c t u r a lt e s t ) ：早在1 9 5 9 年，e l d r e d 提出了一种测试方法，在 一个大规模数字系统的原始输出端口观察其内部信号的状态。这样的测试被视为 结构化的，因为它依赖电路的特定结构( 门类型、互连、网表) 。结构测试不关注 电路功能。对于某个输入引脚的信号变化，结构测试的测试产生算法会根据电路 7 的内部结构( 例如相关通路上依次经过了什么类型的门) 来推算内部节点的状态变 化，以及输出引脚的值的变化。 结构测试最大的优点就是使我们可以研发测试相关的算法。这是因为结构测 试是以故障模型为核心，大多数测试的产生算法和评估算法都是基于某种故障模 型来实现的。 3 功能测试( f u n c t i o n a lt e s t ) ：功能测试由输入向量和对应的输出结果所组成。 检验芯片的内部结构是否实现了设计方案所要求的正确操作。功能测试能够对模 型化故障( 例如固定故障) 达到一定的覆盖率。通常，功能向量被理解成验证用的 向量，可以验证硬件是否满足设计规范。我们可以将功能测试和结构测试进行简 单的比较。结构测试是不依赖电路功能的，如图2 3 所示，同样的输入信号“2 ”和 “3 ”，对于加法器，其输出应该是“5 ”，而对于乘法器，其输出应该是“6 ”，这是与 ： 电路功能有关的。也就是说在一定的输入条件下，芯片内部不同的部件要实现相 应的输入。如果输出和计划输出不一致，则证明芯片存在问题，测试无法通过， 需要进一步检查。 基于以上根据测试内容不同所进行的测试分类，可以知道扫描测试所要完成 的就是检测生产的芯片是否能够完成原有设计的功能、是否能够在设定的环境条 。 件下正常工作。 i n i = 2 ” i n 2 ：。3 。 图2 3 功能测试分析示意图 1 0 硕l j 学f t 论文 2 1 3 扫描测试单元类型分析 基于扫描结构的可测试性设计一般方法是构造扫描链，通过采用扫描触发器 替换原来标准的触发器来增加电路中的可控制点和可观察点，形象地说相当于增 加了许多虚拟的观测探头。扫描测试可以有效的缩短测试时间、减小测试数据量、 降低测试平台的复杂性。构造扫描链的关键就是如何替换原来的标准寄存器【25 1 。 一般情况下，可以使用的具有扫描功能的寄存器有四种类型，分别是：多路选择 器型、专用时钟型、电平敏感型、辅助时钟型。为了更好的理解扫描测试的基本 原理，下面对上述几种类型分别进行介绍。 2 1 3 1 多路选择器型的触发器 多路选择型触发器是一种主流类型。它的特点是：采用带有选择器的触发器 ( 或锁存器) 单元替代标准的触发器( 锁存器) 单元，并将它们串在一起，形成 扫描链，然后将a t p g 施加到其上，这样就可以控制和观察电路内部节点处的信 号。图2 4 给出了采用多路选择器构成的可扫描触发器。 图2 4 ( a ) 为常规的d 触发器示意图，图2 4 ( b ) 为可扫描d 触发器符号， 图2 4 ( c ) 为图2 4 ( b ) 相对应的内部电路结构。由图2 4 中可以看出，具有扫 描功能的触发器增加了两个输入端口：s c a ni n 和s c a ne n 。其中s c a ni n 引脚用 于接受扫描数据的输入，而s c a ne n 用于扫描使能控制。在测试模式下，将测试 向量打入寄存器的时候，将s c a ne n 置为“l ”；在正常工作模式下和测试模式下的 非扫描状态，将其置为“0 ”。 ： ( a ) 一般触发器 ( b ) 可扫描单元 r 一一一一一一一。1 i i i i l 一一 ( c ) 扫描触发器内部结构示意图 图2 4d 触发器及其可扫描测试结构示意图 基于手1 描结构的低功耗测试方泫研究 采用多路选择器会增加电路的延迟，其主要表现在功能路径中。同时多路选 择型触发器的面积较标准触发器要大，因此会有较少的面积增加。一个带多路选 择器的d 触发器通常比一个标准d 触发器的面积大1 5 到3 0 。扫描特性的引 入直观上还会导致i o 端口的增加，而通常可以只有一个s c a ne n 端口。实际设 计中，甚至可以不需要增加一个另外的i o 端口用于s c a ni n 或者s c a no u t ，因 为可以将扫描增加的端1 3 引脚和原有的功能引脚复用【2 引。 2 1 3 2 时钟扫描单元 专用时钟控制的扫描方法是使用一个专用的、边沿触发的测试时钟来提供串 行移位驱动。测试时钟在不同的工作模式下处于不同的开关状态。在正常工作模 式下，功能时钟是活动的，功能数据被时钟打入单元电路。在测试移位过程中， 测试时钟是活动的，扫描数据被打入该电路单元。电路符号如图2 5 所示。图2 5 ( a ) 为标准的d 触发器，图2 5 ( b ) 为专用时钟控制的可扫描单元。在这种结 构中，相当于有两个d 输入端，两个时钟输入端。在这种方式下，需要增加的测 试引脚有：扫描输入、测试时钟、扫描输出( 可以和输出功能引脚共用) 。 t e s ts ( a ) 一般触发器( b ) 酋扫描单元 图2 5 专用时钟控制的可扫描单元示意图 专用时钟控制扫描方式的特征是：对电路性能影响可以忽略，面积的增加可 以接受。一个专用时钟控制扫描单元一般比普通d 触发器的面积增加l5 到3 0 。 支持这种扫描方式的工艺库具有触发器和锁存器两种等效单元。专用的测试时钟 提供了一种机制，在扫描移位的过程中，可以很容易地保持非扫描单元的状态。 同时，它支持带有异步置位和复位端的锁存器，典型的应用是具有边沿触发的设 计。 2 1 3 3 电平敏感扫描设计 常见的l s s d 扫描设计( l e v e ls e n s i t i v es c a nd e s i g n ，电平敏感扫描) 单元有 3 种方式：即单锁存器扫描单元、双锁存器扫描单元、以及专用时钟控制锁存器。 1 单锁存l s s d 单锁存电平敏感扫描单元的逻辑结构如图2 6 所示。图2 6 ( a ) 为通常意义 下的普通d 触发器，图2 6 ( b ) 为和它对应的可扫描单元。在图2 6 ( b ) 中增加 了一个数据输