（微电子学与固体电子学专业论文）大规模集成电路c9901的设计开发.pdf

摘要 ( 万年历电路芯片项目的内容足由我们v l s i 设计i | 】i l , 为香 港某半导体工业公司开发一块数字大规模集成电路，该：签片是 本设计中心第一块拥有独立产权的具有广阔市场前景的商业化 产品。该芯片的设计完成标志本设计中心v l s i 的设计开发能 力又上了一个新台阶。 万年历电路具有时钟显示、定时闹铃、倒记时、舭界时间 查询、酱通数字计算等多种功能。其电路结构卜分复杂，而且 客户又对版图面积做了详细的规定。yr 本文作者在透彻分析计算 器原理的基础上，利用万年历电路的工作频率的特点，提出了 以c m o s 动态门代替静态触发器的设计方法，独莎设许出万 年历部分电路，将其与计算器部分电路紧密融合，构成一块完 整的数字地攫塞盛也路t 井以全定制的方法实现了锻个芯片 的版图设计。 本文详细讨论了万年历堕盥金撕与设计巾遇到的各种电路 类型和时序电路分析设计的基木思想，从万年历符了模块的电 路原理和整个系统如何运作两个角度深入分析，万年历电路的 _ t 怍原理和设计思路，以实例系统地阐述_ r 集成r 乜路的设汁方 法与设计流程。 关键词：计算器万年历y定时闹铃 ，倒记时 世界时间查询动态门金定制。版图设计y 、 - a b s t r a c t t h ep r o j e c to ft h ec a l e n d a ri ci no u rv l s id e s i g nc e n t e ri st od e v e l o pa t y p i c a ll a r g e s c a l ei n t e g r a t ec i r c u i tc h i pf o rah o n g k o n gs e m i c o n d u c t o ri n d u s t r y c o m p a n y i st h ef i r s tc o m m e r c i a lv l s ip r o d u c tw i t ho u ro w ni n d e p e n d e n tp r o p e r t y f i g h t sw h i c h h a saw i d em a r k e tp e r s p e c t i v e t h ea c c o m p l i s h m e n to f t h e c h i pd e s i g ni s as y m b o l t h a tt h ed e s i g na n dd e v e l o p m e n ta b i l i t yo fo u rd e s i g nc e n t e rh a sr e a c h e da h i 曲e rl e v e l t h ec a l e n d a ri ch a sm a n yf u n c t i o n s ，s u c ha s ：t i m ed i s p l a y , a l a r mc l o c k ， c o u n t e rd o w n ，w o r l d t i m es e a r c h i n g ，8 - b i td i g i tc a l c u l a t o ra n ds oo n i t sc i r c u i t s t r u c t u r ei sv e r yc o m p l e xa n di t sc h i pa r e ai sr e s t r i c t e ds e v e r e l yb yt h ec l i e n t a f t e r h a v i n ga n a l y z e d t h e t h e o r yo f t h ec a l c u l a t o rc i r c u i tt h o r o u g h l y , t h ea u t h o rm a d e u s eo f t h ec h a r a c t e r i s t i co f t h ec a l e n d a rc i r c u i ta n d p u tf o r w a r d an e w d e s i g nm e t h o d , n a m e l y r e p l a c i n g t h es t a t i cc i r c u i tw i t ht h ed y n a m i cc i r c u i tt or e d u c et h ea r e ao fw h o l ec h i p n o wt h ea u t h o rh a sf i n i s h e dt h ed e s i g no ft h ec a l e n d e rc i r c u i ta n da c c o m p l i s h e dt h e l a y o u td e s i g nw i t ht h ef u l l - c u s t o mm e t h o d m o s to ft h ec i r c u i ts t r u c t u r e sm e ti nc a l e n d a rs c h e m a t i ca n dt h ef u n d a m e n t a l i d e ao f a n a l y s i sa n dd e s i g no f t h es e q u e n t i a lc i r c u i ta r ed i s c u s s e di nt h i sp a p e ra n dt h e o p e r a t i o np r i n c i p l ea n dt h ed e s i g nm e t h o d a r ea n a l y z e df r o mt w op o i n t s , o n ei st h e c i r c u i tt h e o r yo fa l lt h em o d u l e s ，t h eo t h e ri sh o wt h ew h o l es y s t e mw o r k s t h ep a p e r a l s oe x p o u n d st h ed e s i g nm e t h o da n dt h ed e s i g nf l o wo ft h ei cb yt h en u m h e r s t h r o u g h r e a le x a m p l e s k e y w o r d s ：c a l c u l a t o r c a l e n d a ra l a r mc l o c k c o u n t e rd o w nw o r l dt i m es e a r c h i n g d y n a m i cg a t e f u l lc u s t o m l a y o u td e s i g n 第一章集成电路设计方法和工具的变革 i 19 5 9 年设计出来的第一个集成电路只有4 个品体管，而 到了1 9 9 7 年。一个芯片i ：可集成的晶体锊的数日已商达4 0 多 亿个。 三十多年来集成电路技术发生了惊人的变化。它经历了 小规模( s s i ) 、中规模( m s l ) 、大规模( l s l ) 、超犬规模( v l s i ) 阶段，目前已进入特人规模u l s l ( u l t r a l a r g e s c a l e i n t e gr a t i o n ) 阶段。 随着集成技术的小断发展和集成度的迅迷提商，集成电 路芯片的设计工作也越来越复杂，因f 酊急需在设计方法和设汁 工具这两方面有一个大的变革，各种计算机辅助th 的涌现以 及设计方法学的诞生正是为r 适应这样的要求。 回顾3 0 多年来电予系统( 集成电路) 设h 。r i 动化 e d a ( e l e c t r o n i c s y s t e md e s i g na u t o m a t j o n l 的发展。人致可分为 三个阶段，见图1 1 。 7 0 年代的第一代e d a 称为计算机辅助设计 c a d ( c o m p u t e ra i d e dd e s i g n ) 系统，它以交互式罔肜编辑和设 计规则检查为特点。那时的逻辑图输入、逻辑模拟、f 乜路模拟 与版图设计及版图验证是分别进行的人们需要对两者进行多 次比较和修改才能得到正确的设计。第一代c a d 系统的引入 使设计人员摆脱了繁复、易出错的手工嘲图，机械刻g l ：膜的传 统方法。因而得到了迅速的推广。但它设计周期k 。爨用高， 不能适应规模较大的设计项目。 8 0 年代出现了第二代e d a 系统，常称为计算机辅助工 程c a e ( c o m p u t e 卜a i d e de n g i n e e r i n g ) 系统。它集逻辑图输入、 逻辑模拟、测试码生成、电路模拟、版图设计、版图验证等工 具为一体，构成一个较完整的设计系统。工程师以输入线路图 的方式开始设计集成电路，并在工作站上完成全部设计工作。 1 在c a e 系统中引入了版图与电路图之间的一致性检查工具 l v s ( 1 a y o u t 9 0 年代高层次设计 8 0 年代计算机辅助 7 0 年代计掉机辅助 ( r 行为、) l j ， 上 行为综合 土 上 逻辑综合 一0 ( ) 上 布嗣与稀线 # ( 版闭) 图形生成 图l - l 集成电路设计自动化的各个阶段 v e r s u ss c h e m a t i c ) 。此工具对版图进行版图参数提取l p e ( 1 a y o u t p a r a m e t e re x t r a c t e d ) 得到相应的电路图，并将此电路躅与设计 所依据的原电路图进行比较，从而发现版图设计是否有错。同 时，还将l p e 得到的版图寄生参数引入电路图，以进一步检 4 ；，舞蜘 t t 查电路的时序关系和速度是否符合原设计要求。尽管这些功能 的引入保证了投片流水的一次成功，但由于一致性检查和后 仿真是在设计的最后阶段才加以实施的因而如果一旦发现有 错，还需修改版图或电路。仍需付出相当的代价。 进入9 0 年代，芯片的复杂程度越来越高，数万门以至数 十万门的电路设计的需求越来越多。单是依靠原理图输入的方 式已不堪忍受，采用硬件描述语言h d l ( h a r d w a r ed e s c r i p t i o n l a n g u a g e ) 的设计方式就应运而生了。设计工作从行为、功能 级开始。e d a 向设计的高层次发展。这样就出现了第三代e d a 系统。其特点是高层次设计的自动化h l d a ( h i g h1 e v e ld e s i g n a u t o m a t i c ) 。 在第三代e d a 系统中，引入了硬件描述语言。一般采用 v h d l 、v e r i l o gh d l 两种语言，此外引入了行为综合和逻辑 综合工具。采用较高的抽象层次进行设计。并按层次方法进行 管理，可大大提高处理复杂设计的能力，设计所需的周期也大 幅度缩短；综合优化工具的采用也使芯片的品质如面积、速度 功耗等获得了优化。 硬件描述语言优点突出。如对一个3 2 位加法器，利用图 形输入软件需要输入5 0 0 至1 0 0 0 门，工作量庞大，而利用h d l 语言只需书写一行“a 锦b + c ”即可，而且h d l 语言的可读性 强，易于修改和发现错误。 另外，第三代e d a 系统的一大优点是高层次的设计阶 段是与生产技术无关的。 即与工艺无关( t e c h n o l o g y i n d e p e n d e n t ) 。一个h d l 原码可以通过逻辑综合工具综合为一 个现场可编程门阵列，即f p o a 电路，也可以综合成某一工艺 所支持的专用集成电路，即a s i c 电路。h d l 原码对于f p g a 和a s i c 是完全一样的，仅需更换不同的库重新进行综合。此 外，由于工艺技术的进步。需要采用更先进的工艺时，如从l t i m 技术改为0 8 t t m 技术时。也可利用原来书写的h d l 原代码。 由于采用了高层次设计自动化，可使设计者在正式投片 、 流水之前多次改换电路的结构，从而选出最佳方案。 新一代的e d a 系统是一个统一的、协同的、集成化的、 以数据库为核心的系统。它具有而向目标的各种数据模型和数 据管理系统，有一致性较好的用户界面系统，设计管理环境和 设计管理系统。其主要的特点有： 1 )统一的数据库。 数据库中存储了所有的设计信息，包括：网表( n e t l i s t ) 、 原理图( s c h e m a t i c ) 、符号图( s y m b o l i c ) 、掩膜图( m a s k l a y o u t ) 、 行为描述( b e h a v i o r ) 、模拟结果( s i m u l a t i o n ) 、以及各种文档 ( d o c u m e n t a t i o n ) 等。数据库要确定每一设计视窗的设计数 据与另一设计视窗的设计数据之间的关系，并提供对所有工具 都有用的中间结果。各个工其可宣接向数据库写入或读出数 据，消除了各工具在转换过程中产生的数据出错现象。 2 )操作的协同性。 利用对所有工具都有用的中间结果。可在多窗口的环境 下同时运行多个工具。这样，就可以在设计过程中寻找错误， 而不再是等到设计完成磊再进行设计规则检查，以避免整个设 计过程的重复。 3 )结构的开放性。 新一代e d a 系统的结构框架具有一定的开放性。通过一 定的编程语言作为界面可访问统一数据库。同时在此框架中可 嵌入第三者开发的设计软件。 4 )系统的可移植性 整个软件系统可安装到不同的硬件平台上。这样可以组 成一个由不同型号工作站所组成的设计系统而共享同一设计数 据。也可由低价的个人计算机和高性能的工作站共同组成一个 系统。 芯片设计方法通常分为正向设计和逆向设计两大类。正向 设计通常用来实现一个新的设计，而逆向设计足在剖析别人设 计的基础上进行某种修改或改进。在这两大类中又可分为“自 6 顶向下”( t o p d o w n ) 和“由底向上”( b o t t o m - u p ) 不同的步骤， 见表l - l ： 表l - l“自顶向下”和“由底向上”设计 方法步骤自顶向下由底向上 、 正行为设计系统划分、分解 向结构设计单元设计 设逻辑设计功能块设计 计 电路设计子系统设评 版图设计系统总成 版图解析版图解析 电路图提取电路图提取 逆 功能分析功能分析 向 结构修改单元设计 设 逻辑设计功能块设计 计 电路设计子系统设计 版图设计系统设计 在“自顶向下”的正向设计时。首先需要进行行为设计， 要确定该v l s i 芯片的功能、性能及允许的芯片面积和成本等。 接着，进行结构设计、根据：枣片的特点，将其分解为接口清晰、 相互关系明确的、尽可能简单的子系统。得到一总体结构。 下一步是把结构转换成逻辑图，即进行逻辑设计。因为同 一功能块可以由多种逻辑设计加以实现，所以存这一步中，希 望尽可能采用规则结构来实现和利用已经过考验豹逻辑单元或 模块。接着进行电路设计，逻辑图将进一步转换为电路图。 最后是将电路图转换为版图，即进行版图设计。 从总体来看，集成电路典型的设计流程共分三个过程： 1 ) 高层次设计。将系统的行为、各个组成部分的功能 及其输入输出用硬件描述语言加以描述，进行行为级综合。 同时通过高层次的硬件仿真进行验证。 2 ) 逻辑综合。通过综合工具将逻辑级行为描述转换为 7 使用门级单元的结构描述( f - j 级的纬构描述称为网表描述) 。 同时还要进行逻辑仿真和测试综合。 3 ) 物理综合。将网表描述转换成版图即完成布图设计。 这时对每个单元确定其几何形状、大小及位置，确定单元间的 连接关系 综合是一种将设计的行为描述转换为设计的结构描述的 过程。高层次综合又称行为级综合( b e h a v i o r a ls y n t h e s i s ) 。它 的任务是将一个设计的行为级描述转换成寄存器传输级的结构 描述。它首先翻译和分析设计的h d l 语畜描述。并在给定的 一组条件下，确定需要哪些硬件资源，以及在这一结构中的各 种操作次序。同时还可通过行为级和寄存嚣传输级硬件仿真进 行验证。 逻辑综合是将逻辑级的行为描述转换成逻辑级的结构描 述，即逻辑门的网表。逻辑级的行为描述可以是状态转换图， 也可以是布尔方称、真值表或硬件描述语言。逻辑综合过程还 包括一系列优化，其目的是面积最小，速度最快，功耗最低或 它们之间的折衷。逻辑综合分为两个阶段。一是与工艺无关阶 段，这时采用布尔操作或逻辑操作技术来优化逻辑；二是根据 电路的性质及采用的结构做出具体的映象，将与工艺无关的描 述转换成门级网表或p l d 或f p g a 的执行文件。逻辑综合优 化完成后，还需要进行时延优化和逻辑仿真。 物理综合也称版图综合( 1 a y o u ts y n t h e s is ) 。它的任务是 将门级网表自动转换成版图，即完成布图，布图的详细步骤见 图1 2 。 布图规划( f l o o rp l a n ) 是对设计进行物理划分，同时对设 计的布局进行规划和分析。布局是将模块安置在芯片上的适当 位置并能满足一定的目标函数。一般布局时总是要求芯片面 积最小。连线总长最短和电性能最优且容易布线。布线是根据 电 电路圈 ( 网表输入) 上 布图规划 ( f l o o r p l a n ) 上 布局 ( p 1 a c c m e n t ) 上 i全局布线 l ( g l 。b a lr 。u t i n g ) 上 l 。a 详i l 细e d 布r o 线u t i 。， 上 i 版图参数提取 i l p e 上 l一致性检查 l( l v s ) i 上 i。雩i 警慧“。， 上 i版图生成 i ( 1 a y o u t ) f 掩膜文件 图1 2 布图详细步骤 9 路的连接关系描述，在满足工艺规则的条件和电学性能的要求 下，在指定的区域内完成所需的互连，同时要求尽可能的优化 连线长= 度和通孔数日。 在完成布局、布线后。要对版图进行设计规则检查，电 学规则检查以及版图与电路图的一致性检查，在版图寄生参数 提取的基础上再次进行电路分析，即后仿真。 0 第二章c m o s 集成电路的设计 c m o s 反桐器和c m o s 传输门是构成c m o s 逻辑电路的基 本单元，基于这两个基本单元构成的c m o s 静态门电路和 c m o s 开关逻辑电路在c m o sv l s i 芯片中是非常重要的功能 电路，它们为许多系统设计提供了基础。除此之外还有一些其 它的电路变种同c m o s 相比由于具有更大的灵活性并能提供 更好的性能而被广泛使用，如差动级连电压开关逻辑( c v s l ： c a s c o d e v o l t a g e s w i t c h l o g i c ) 、 互补开关逻辑( c p l ： c o m p l e m e n t a r y p a s s l o g i c ) 以及差动层错逻辑( d s l ： d i f f cr e n t i a is p l i t 1 e v e ll o g i c ) 等。 静态逻辑i 包路在c m o sv l s i 中虽被广泛采用，但是也受 到限制。例如当电路的延迟要求特别重要。以及硅片的面积超 过要求时就需要采用c m 0 s 动态逻辑电路，c 9 7 8 9 系列计算 器中的基本电路单元就是c m o s 动态逻辑电路。 本章将对计算器芯片分析设计中遇到的电路结构进行理论 上的分析讨论。 2 1c m o s 反相器 2 1 1 c m o s 反相器的结构和基本特性 图2 1 足c m o s 反相器的电路图和逻辑符号。一个c m o s 反相器由一个增强型n m o s 晶体管和一个增强型p m o s 晶体 管组成。两个管予的栅极连在一起作输入端，接输入信号v i n ， 两个管子的漏极连在一起作输出端，传送信号v o u t 。为了消 除衬底偏置效应，p m o s 管的衬底和源极一起接v 。n m o s 晶体管的衬底和源极一起接地。 v m v m 图2 1c m o s 反相器电路图和 逻辑符号 当输入岛屯平时，t 即 v i n = v i 】d ，n m o s 晶体管导通， p m o s 晶体管截止，p m o s 晶 体管相当于一个断开的开关， 而n m o s 晶体管相当于一个接 通的开关，把输出拉到低电平， 使v o u t = 0 ，如图2 2 ( s t ) 所示。 当输入为低电平，即v i n = 0 时， 则n m o s 晶体管截止，使输出 节点和地断开；而p m o s 晶体 管导通，把输出上拉到高电平 v 。，如图2 - 2 ( b ) 所示。c m o s 反相器正是靠n m o s 晶体管 和p m o s 晶体管轮流导通，使输h 1 和输入反相，即v o u t = 一v i n 。 v i n - 图2 2c m o s 反相器的开关特性 因此， 常把反相器 。中的n m o s 晶体管叫下 拉开关。把 p m o s 晶体 管叫做i ：拉 开关。 从以上 分析看出 不论在输出高电平状态，还是在输出低电平状态，c m o s 反相 器中都只有一个m o s 晶体管导通，不存在直流导通电流，因 而没有静态功耗，这是c m o s 电路的最大优点。 2 1 2c m o s 输出缓冲器( 反相器链) 的设计 与个逻辑电路的扇m 因予为厂则其延迟时间要增加厂倍 ”。监然，往一定的负载电容和逻辑摆幅的情况卜，要减小电 路的延迟时问必须增大m o s 镎的驱动电流，要增大驱动也流 只有增人输_ | _ j j 级m o s 管的宽长比。然而，m o s 管宽长比的增 大，又将增大前一级的负载电容，影响前一级的工作速度。因 此在驱动很大负载电容 时，如扇出很大的情况或 足接到j l 外的输出端，需 要经过一个输i “缓冲器电 路，如图2 3 所示，缓冲 器既要提供足够大的电流 带动大负载，同时又使总 的延迟时间最小。 图2 3 输出缓冲器 我们可以用反午| 器链做输出缓冲器。用几级反相器串联， 使反相器的尺寸逐级增人。为了使加入缓冲器后的总延迟时间 最小，对反相器链需要进行优化设计，也就是确定合适的反相 器链的级数以及反相器逐级增大的比例，使反相器链的总延迟 时间最小。 假定开始时信号在第一个反相器的m o s 晶体管栅i ：，其 栅电容为c 。该器件要驱动的负载电容为c 。定义它们的比 值为y ： r ：鱼 q 为了讨论简明起 见，用t 来代表基本反 相器的延迟时间。我 们采用n 级这样的反 相器每一级均比前 一级的宽长比大， 倍。 则这个反相器链的总 i 1 0 一侈t 工c 工蛇一 工c 。 图2 - 4 驱动大电容负载的反相器链结构 的延迟时间为n f * ，且最后一级的负载为c ”这样 y = l = f ” ( 2 1 2 2 ) 1 窖 图2 4 示意的表示了这种反牛h 器链的结构。 现在计算一下，取什么值可以使总延迟时间n i 最小。 因为级数n 越少，每级的延迟时间越氏；而厂越小，则级数越 多。但每一级的延迟时间越小。 对式( 21 13 ) 两边取对数，得到i n y = n l n f ，故 | v ：丛( 2 1 2 3 ) l n ， 反相器链总的延迟时间为： 铲咖= 茜弦= 告r l n y 可见，总的延迟时间t 。d 与l n y 成比例，当然也与基本反相器 的延迟时间t 成比例。一旦c l ，c 。及系统中基本反相器确定以 后，1 n y 及t 都是常数。采用求导数的办法对式( 2 1 15 ) 求极 值可得当产e 时，t 。有极小值。 由此，我们可以得出结论：当我们使反相器链的每一级均 比前一级的宽长比大e 倍时( 即户e ) ，所构成的缓冲器的总 延迟时间最短。一般逐级增火的比例f 可取在2 8 倍之间。 此时，由式( 2 1 13 ) 可得出所需要的总级数n 。 n = i n y( 2 1 2 5 ) 最小的延迟时间t 。由式( 2 1 15 ) 确定为 r t o 舶= r e i n 寻 ( 2 12 6 ) l 7 - 尽管上述推导是针对反相器链进行的，但是所得的结论也 可以推广到其它任何级连的逻辑门。也就是说，要使电路总的 延迟时间最小，并不意味着经过的逻辑门的级数最少，而是要 使每级逻辑门的负载电容与其驱动能力有一个适当的比例。 对于c m o si c 的设计，另一个更重要的考虑因素是面积词题， j 4 因此实际输出缓冲器的设计还应该从速度和面积两个方面进行 优化设计。 2 2c m o s 传输门 m o s 晶体管的源、漏区是完全对称的结构，这种特点给m o s 晶体管的应用带来灵活性。m o s 晶体管作为双向导通器件可 以在电路中作为一个控制信号传送的可控开关，也叫做传输管 或传输门。 2 2 i n m o s 传输门特性 图2 5 是一个n m o s 管作为传输门应 用的接法，管子的栅极接一个控制信号y c _ j v c ，管子的源极和漏极分别作为输入或 7 i n 产iv o u t 输出。当v c 是低电平时，n m o s 管截止，工c l 把输f _ 【i 和输入隔开；当v c 是高电平时， 翌一o s 晶体管导通，使输入信号传到输出 图2 5n m o s 传输门 输。 2 2 1 1 传输高电平过程 若v i n = v d d ，在t = 0 时v c 跃变到高电平v d d ，如图2 - 5 所 示。传输门导通，输入高电平通过导通的n m o s 管向输出节 点负载电容充电，使输出上升为高电平。在传输高电平时，由 于v 。一v 。，m o s 管工作在饱和区，对负载电容c 。充电的电 流为l5 i ： 如= i i 物i w 一吩) 2 = 足( v o o v o 。一巧) 2 ；1 j g o 。，= p 一咋时，m o s 管截止 输入信号和栅极控制信号都是 传输高电平过程结束，尽管 v 。，输出高电平只能达到 v o u t ，a u ( a )电t 镕e 特性 ( b ) 输出电平的变化 图2 - 6n m o s 传输门传输高电平特性 ( v 1 3 1 3 v ，) 。也就是说，n m o s 传输门传输高电平有阈值损失， 要提高输出高电平必须提高控制信号电压v c ，图2 6 画出了 n m o s 传输门传输高电平时的电流特性和输出电平变化特性。 2 2 1 2 传输低电平过程 若v i n = 0 ，t = 0 时，v c 跃变到v d d 且v o u t = v 【) d ，传输门导 通，使c ，通过导通的n m o s 管放电。由于n m o s 管处在恒定 的栅源电压下，随着输出电平的下降，将从饱和区最终进入到 线性区导通，赢到v 。= o ，即v o u t = v i n = 0 时电流为零，传输 低电平过程才结束。因此n m o s 传输门可以使低电平无损失 地传送到输n 端。图2 7 画 【 了n m o s 传输门传输低电平的 特性。 ( a ) 电流特性 ( b ) 输出电平的变化 图2 7n m o s 传输门传输商电平特性 2 2 2p m o s 传输门特性 由于p m o s 晶体管和n m o s 晶体管的互补性能，p m o s 传 输门的控制信号v c 是低电平有效，p m o s 晶体管传输高电平 的特性和n m o s 晶体管传输低电平的特性类似，p m o s 晶体 管传输低电平和n m o s 晶体管传输商电平特性类似。也就是 说，p m o s 传输门可以无损失地传输高电平但传输低电平时 有阈值损失。若v i n = v c = 0 ，初始时v o u t = v d d ，则当v o u t 一一v t p 时，p m o s 管截止，传输过程结束，输出低电平达不到0 。 2 2 3 c m o s 传输门 为了克服n m o s 或p m o s 晶体管传输门的阈值损失问题， 可以把n m o s 和p m o s 晶体管并联使用，这样就构成了c m o s 传输门，如图2 8 所示，用一对互补信号分别接到n m o s 管 和p m o s 管的栅极。当v c = v d d 时，n m o s 和p m o s 管都导通， 传输门打开，把输入信号传送到输出端；当v c = 0 时，n m 0 s 和p m o s 管都截止，传输门关断，使输出和输入隔离。 ( g t ) 电路囝 w v c 瓦 v 0 u t v c ( b ) 逻辑符号 v o u t 图2 8c m o s 传输门 2 2 3 1 c m o s 传输门的电压传输特性 在传输高电平的过程中，n m o s 管始终工作在饱和区：而 p m o s 管是在恒定的栅源电压下，经历饱和即线性两个工作 区。商电，f 传输过程可以分为3 个阶段： ( 1 ) v o u t 一v t p 。n m o s 管和p m o s 管都在饱和区； ( 2 ) 一v t p v o u t v d d v t n ，n m o s 管饱和，p m o s 管进入 线性区； ( 3 ) v o u t v 1 ) d v t n 后n m o s 管截止，p m o s 管在线性区。 尽管v o u t v d d v t n 后n m o s 管截止，但是传输商电平过 程没有结束，因为p m o s 管仍然导通。在传输高电平的后期 p m o s 管工作在线性区，直到v d s p = 0 ，即v o u t = v i n = v d d 时p m o s 管电流为零，传输过程才停止。因此c m o s 传输门可以使商 电平无损失地传到输出端。图2 9 ( a ) 画出了传输商电平过 程中n m o s 管和p m o s 管的电流变化以及c m o s 传输门总电 流的变化。可以看出，c m o s 传输门利用了n m o s 管和p m o s 管的补特性，使传输特性比单个m o s 传输管有很大改善。 传输低电平情况刚好丰j i 反，p m o s 管始终工作在饱和区， n m o s 管处在恒定的栅源电压下。低电平传输过程可以分为以 下3 个阶段： ( 1 ) v o u t2v d d v t n 。n m o s 管和p m o s 管都在饱和区； ( 2 ) 一v t p r 。为此，一个重要的结论足尽可能不采用具有长的p m o $ f e t 链的逻辑电路结构。 2 4c m o s 动态逻辑电路设计 2 4 1 动态逻辑电路的特点 静态逻辑电路中靠稳定的输入信号使m o s 晶体管保持在 导通或截止状态，从而维持稳定的输出状态。输入信号的存在， 对应的输出状态的存在；只要不断电，输出信息可以长久保持。 在动态电路中利用电容的存储效应来保存信息，因此即使 输入信号不存在，输出状态也可以保持，但是信息不能长期保 持，会由于泄露电流的存在使存储的信息丢失。 在早期的n m o s 集成电路中采用动态逻辑电路主要是为了 降低功耗，因为动态电路中的负载器件不是常导通的，因此可 以减小或消除静态功耗。另外动态电路可以是无比电路，有利 于减小面积从而减小了负载电容，使电路的工作速度提高。 在n m o s 动态电路中，还常常利用电容自举技术来提高逻辑 高电平。 c m o s 电路本身就是无比电路，静态功耗很低，c m o s 电 路中采用动态逻辑主要是为了简化电路，减少器件，从而减小 芯片面积，因为在动态c m o s 逻辑电路中不要求n m o s 管和 p m o s 管成对出现。另外c m o s 动态逻辑电路有利于提高速 度，这一方面足由于减小了输入电容，另一方面