（微电子学与固体电子学专业论文）应用于十万门fpga的全数字锁相环设计.pdf

摘要 在过去的十几年间，f p g a 取得了惊人的发展：集成度已达到1 0 0 0 万等效门、 速度可达到4 0 0 5 0 0 删z 。随着f p g a 的集成度不断增大，在高密度f p g a 中，芯片 上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统 性能的重要因素。现在，解决时钟延时问题主要使用时钟延时补偿电路。 为了消除f p g a 芯片内的时钟延时，减小时钟偏差，本文设计了内置于f p g a 芯片中的延迟锁相环，采用一种全数字的电路结构，将传统d l l 中的用模拟方式 实现的环路滤波器和压控延迟链改进为数字方式实现的时钟延迟测量电路，和延 时补偿调整电路，配合特定的控制逻辑电路，完成时钟延时补偿。在输入时钟频 率不变的情况下，只需一次调节过程即可完成输入输出时钟的同步，锁定时间较 短，噪声不会积累，抗干扰性好。 在s m i c o 1 8 u m 工艺下，设计出的时钟延时补偿电路工作频率范围从2 5 m h z 到 3 0 0 姗l z ，最大抖动时间为3 5 p s ，锁定时闻为1 3 个输入时钟周期。另外，完成了时 钟相移电路的设计，实现可编程相移，为用户提供与输入时钟同频的相位差为9 0 度，1 8 0 度，2 7 0 度的相移时钟；时钟占空比调节电路的设计，实现可编程占空比， 可以提供占空比为5 0 5 0 的时钟信号；时钟分频电路的设计，实现频率分频，提 供1 5 ，2 ，2 5 ，3 ，4 ，5 ，8 ，1 6 分频时钟。 关键词：时钟延时，延迟锁相环，时钟移相器，时钟占空比调节电路 a b s t r a c t t h ec o n t i n u o u ss c a l i n go fm i c r o e l e c t r o n i ct e c h n o l o g ye n a b l e sf p g at o k e e po n1 n c r e a s l n gs y s t e mc o m p l e x i t ya n do p e r a t l n gt r e q u e n c y i n p a r t i c u l a r ，s o m ef p g ao f f e r sd e n s i t i e sw i t ht e nm i l l i o ns y s t e mg a t e s s y s t e mp e r f o r m a n c ei ss u p p o r t e db e y o n d5 0 0 m h z c l o c kd e l a ya n dc l o c ks k e w a r ek e yc o n t r i b u t o r st od e v i c ep e r f o r m a n c e d e l a y l o c k e dl o o d ( d l l ) o r p h a s e l o c k e dl o o p ( p l l ) c i r c u i t si nf p g a sc o u l dp r o v i d ez e r op r o p a g a t i o n d e l a ya n dl o wc l o c ks k e wb e t w e e no u t p u tc l o c ks i g n a l sd i s t r i b u t e d t h r o u g h o u tt h ed e v i c e t h i sp a p e rp r e s e n t sf u l l yd i g i t a ld e d i c a t e do n c h i pd l l s ，a l l o w i n gf o r s y n c h r o n i z a t i o no fe x t e r n a la n di n t e r n a lc l o c k si nf p g a s d l li n c l u d e s c l o c kd e l a ym e a s u r e dc i r c u i t 。d e l a yc o m p e n s a t i o nc i r c u i ta n dac o n t r o l c i r c u i tc o n t r o l l i n ga c c e s sf r o mt h ei n p u tc l o c kt e r m i n a la n dt h ef e e d b a c k c l o c kt e r m i n a lt ot h ed e l a y1 i n ei nt h ec l o c kd e l a ym e a s u r e da n dd e l a y c o m p e n s a t i o nc i r c u i t o n c et h et w oc l o c k sa r es y n c h r o n i z e d ，t h e yn e e dn o t b er e s y n c h r o n i z e du n l e s st h ef r e q u e n c yo ft h ei n p u tc l o c ks i g n a lc h a n g e s i nas m i c0 1 8 u mc m o sp r o c e s s ，i t so p e r a t i o nf r e q u e n c yr a n g ei s2 5 m h z 3 0 0 m h za t1 8 v t h ep e a k t o - p e a kj i t t e ri s3 5 p s d l l sl o c k i n gt i m ei s 1 3c l o c kc y c l e s i na d d i t i o nt op r o v i d i n gz e r od e l a yw i t hr e s p e c tt oa u s e rs o u r c ec l o c k 。t h ed l lc a np r o v i d et h r e ep h a s e s h i f t e dv e r s i o no ft h e s o u r c ec l o c k t h ed l lc o u l dp r o v i d ed u t yc y c l ec o r r e c t i o no na 1 1o t m , t c l o c k ss u c ht h a tc l o c ko u t p u t sh a v ea5 0 5 0d u t yc y c l e t h ed l lc a na l s o d i v i d et h eu s e r s o u r c ec l o c kb yu pt o1 6 t h ev a l u e sa l l o w e df o rt h i s p r o p e r t ya r e1 5 ，2 。2 5 ，3 ，4 ，5 ，8 ，o r1 6 ；t h ed e f a u l tv a l u ei s 2 k e o r d s ： c l o c kd e l a y ，d e l a y - l o c k e dl o o p ，p h a s es h i f t e r ，d u t y c y c l e c o r r e c t o r 论文独锄性声明 本论文是我个人在导师指导下进行的研究工作及取得的研究成果论文中 除了特别如以标注稆致谢的地方外不包含其他入或其它机构已经发表或撰写 过的研究成果其他同志对本研究的启发和所做的贡献均已在论文中作了明确 的声明并表示了谢意 作者签名 论文使用授权声明 日规型z 生绰 本人完全了解复旦大学有关保留、使用学位论文的规定即：学校有权保 留送交论文的复印锌允许论文被查阅藕借阏：学校可以公布论文的垒部或部 分内容可以采用影印、缩印或其它复制手段保存论文保密的论文在解密后 遵守此规定 作者签名： 期： 卸衫5 ，眵 盘 1 1 研究背景 第一章引言 现场可编程门阵列( p p g a ) 是在p a l 、g a l 、e p l d 等可编程器件的基础上进 一步发展的产物。他是作为专用集成电路( a s i c ) 领域中的一种半定制电路而出 现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 f p g a 不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而且其开发周 期短、开发软件投入少、芯片价格不断降低，促使f p g a 越来越多地取代了a s i c 的市场，特别是对小批量、多品种的产品需求，使f p g a 成为首选。随着f p g a 在功能、密度、速度上的不断提升和成本的降低，以及用户需求、协议标准等的 变化越来越快，f p g a 芯片不但被用来制作原型机，而且还被大量地应用到通信、 网络、消费电子、科研、航天及国防的许多最终产品中，成为一系列电子系统的 核心。 自1 9 8 5 年x i l i n x 公司推出第一片现场可编程逻辑器件( f p g a ) 至今，f p g a 已经历了十几年的发展历史。在这十几年的发展过程中，以f p g a 为代表的数字 系统现场集成技术取得了惊人的发展：现场可编程逻辑器件从最初的1 2 0 0 个可 利用门，发展到9 0 年代的2 5 万个可利用门，而今，国际上现场可编程逻辑器件 的著名厂商a l t e r a 公司、x i l i n x 公司陆续推出的芯片，集成度已达到1 0 0 0 万 等效门、速度可达到4 0 0 5 0 0 m h z 1 2 3 。随着工艺的进步和应用系统需求， 在f p g a 中除了基本结构：可编程逻辑功能模块、可编程输入输出模块、可编程 内部互连资源，一般还包含以下资源：存储器资源、数字时钟管理单元( 分频、 数字延迟) 、i o 多电平标准兼容、算术运算单元、特殊功能模块、微处理器等。 将现场可编程器件的集成度提高到一个新的水平。 随着f p g a 的集成度不断增大。在高密度f p g a 中，芯片上时钟的分布质量就变 得越来越重要。时钟相位偏移和时钟延时已成为影响系统性能的重要因素。而运 用传统的时钟网络控制时钟相位偏移和时钟延时变得十分困难，渐渐难于满足苛 刻的系统时序要求。一般f p g a 芯片都能够工作在几十兆赫兹以上，有的甚至能够 工作在几百兆赫兹。为了保证芯片的内部时钟和外部时钟信号在高速的数据交换 和传输中保持精确的同步，采用传统的时钟树法已无法做到，这就需要先进的时 钟管理方法。 因此，许多f p g a 芯片在片内构架了延迟锁相环( d e l a yl o c k e dl o o p d l l ) 或锁相环( p h a s el o c k e dl o o p p l l ) 单元，提供先进的时钟管理能力，典型 的有x 订i n x 公司生产的s p a r t a n 系歹o 和v i r t e x 系列f p g a 芯片中集成了片内 d l l 4 5 ，a l t e r a 公司生产的c y c l o n e 系列和s t r a t i x 系列芯片中集成了片内 p l l 6 儿7 ，用于片内的时钟管理，例如频率合成、可编程相移、可编程占空比。 d l l 和p l l 的出现简化了时序问题和整体电路板板面设计。 以x i l i n x 公司s p a r t a n - i i e 系列芯片为例该系列芯片提供四个延迟锁相环 ( d e l a y l o c k e d l o o p ) ，分戥位于芯片内部的蹬个脚 8 。这些d l l 可以被用来实 现一些电路以完善和简化系统级设计。每一个d l l 可以驱动两个全局时钟，全局 时钟分布网络可以根据不同的负载，将时钟相位差最小化。通过观察一个d l l 输 出时钟，它可以在网络中补偿延迟，有效的消除了设备内从外部输入端口到时钟 装载的延迟。 锁相环( p h a s el o c k e dl o o p p l l ) 技术常被用于产生片内较高频时钟 9 1 0 ，同时，p l l 可保证输入时钟和其输出时钟相位差的标称值为0 ，从而消 除了时钟延时( c l o c kd e l a y ) 。 锁相环电路在时钟产生与同步中有着重要应用。锁相系统是一个闭环相位控 制系统，是一种能使锁相环的输出时钟信号在频率以及相位上与输入参考时钟信 号同步的电路，即系统进入锁定状态( 或同步状态) 后，锁相环输出的时钟与输 入参考时钟之间相位差为零，或者保持为常数，而频率则完全相等。但是，模拟 电路在设计和制造过程中的复杂性高、可重用性差，更为重要的是，锁相环电路 中的模拟电路对噪声的干扰十分敏感，他们和大型数字电路有相同的电源供给并 且具有共同的硅衬底，大型数字电路在其工作翻转过程中将产生严重的电源、衬 底噪声，他们将对模拟电路的工作性能具有较大的影响，锁相环输出的时钟周期 也会因为电源噪声或者其他噪声影响而发生改变。这在时域上表现为时钟输出信 号的时钟抖动，在频域上表现为相位噪声。噪声不仅直接芯片的最高运行频率， 还会减少系统的容差性能。 在集成电路制造工艺的不断进步中，越来越多的模块被集成到单个芯片上。 先进的制造工艺带来的不仅仅是晶体管密度的提高。其他的特性如特征尺寸的缩 小和截止频率的提高都有助于改进电路的性能但是模拟电路与数字电路在工艺 上的不兼容给芯片设计带来了障碍。而且随着特征尺寸的缩小，电源电压也在减 小，这给数字电路和模拟电路设计都带来了新的挑战。在新工艺中，芯片中子模 块之间通过电源线和衬底的噪声耦合也比以前更加严重。这些问题中的大部分可 以通过在系统中使用更多稳定的数字电路来实现部分模拟电路功能的方法来解 决。全数字锁相环就是根据这一思路采用了偏向数字的设计方法，这一方案同时 解决了系统中模拟部分在深亚微米工艺中的出现的部分问题以及与数字电路的 工艺兼容性问题。 4 目前高性能时钟技术的趋势是采用延迟锁相环( d l l ) 1 1 ，它是p l l 结构的 另一种形态，传统的d l l 继承了p l l 电路的锁相技术，但去掉了p l l 电路内的振荡 器部分，采用延迟线将输入时钟延迟时钟周期的整数倍后输出，从而实现输入输 出时钟的同步。但是，可控延迟线还都是采用模拟电路实现，其中使用到了电荷 泵电路、低通滤波器和压控电阻等模拟电路结构，不仅给电路设计和芯片生产带 来了很大的困难，限制了电路的可重用性，同时，对噪声非常敏感。对d l l 类补 偿电路的改进主要有：将模拟方式的环路滤波器改进为数字方式的移位寄存器， 或者改进控制算法，由不加权的移位寄存器模式是转为加权的计数器模式。他们 的基本原理都没有改变，在d l l t 作期间，移位寄存器始终处在动态调节过程中， 频繁的调节延迟线种延迟单元的个数不仅要求大型复杂的状态机，同时也会给时 钟网络带来大量的噪声。本文的研究工作即为应用于f p g a 芯片中的全数字锁相环 的设计。 1 2 研究内容 为减d x f p g a 芯片中的时钟延迟和时钟相位偏差，提高系统性能。在f g p a 中集 成片内锁相环，进行时钟管理，以实现上述目标，p l l 和传统的d l l 都含有模拟电 路模块，对噪声都比较敏感，且存在与数字电路工艺难兼容的问题。 本文设计了内置于f p g a 芯片中的延迟锁相环，采用一种全数字的电路结构， 将传统d l l 中的用模拟方式实现的环路滤波器和压控延迟线改进为数字方式实现 的时钟延迟测量电路，和延时补偿调整电路，配合特定的控制逻辑电路，完成时 钟偏移补偿。在输入时钟频率不变的情况下，只需一次调节过程即可完成输入输 出时钟的同步，锁定时间较短，噪声不会积累，抗干扰性好。 同时，完成了时钟相移电路的设计，实现可编程相移，为用户提供与输入时 钟同频的相位差为9 0 度，1 8 0 度，2 7 0 度的相移时钟；时钟占空比调节电路的设计， 实现可编程占空比，提供占空比为5 0 的时钟信号：时钟分频电路的设计，实现 频率分频，提供1 5 ，2 ，2 5 ，3 ，4 ，5 ，8 ，1 6 分频时钟。 1 3 论文结构 本文共分为七个章节，各章节组织如下： 第一章简要介绍了f p g a 的技术背景，锁相环电路在f p g a 芯片中的研究意义以 及发展情况。阐述了本文的主要内容和文章的组织结构。第二章系统的介绍了锁 相环电路的基本理论，包括p l l 电路、d l l 电路，同时简要的分析了两大类型的d l l 结构。第三章介绍了全数字锁相环系统的整体构架。阐述了各个模块的有关功能 和性能指标。第四章深入分析了各个模块的结构和基本原理，包括时钟延迟补偿 电路、时钟移相电路、占空比调节电路和时钟分频电路。第五章为各个模块和总 体电路的仿真结果。第六章总结了整个论文工作，分析了工作中存在的问题，提 出了未来进一步工作的方向。 6 第二章锁相技术 2 1 锁相环原理 2 1 1 锁相环基本原理 图2 1 为锁相环的基本结构框图，它主要由鉴相器( p h a s ed e t e c t o r ) 、环 路滤波器( 1 0 0 pf i l t e r ) 和压控振荡器( v c 0 ) 组成。如图所示，锁相环的作用 是使压控振荡器输出时钟v o u t 与锁相环输入参考时钟v i n 保持一定的相位关系。 压控振荡器输出时钟的相位不一定与锁相环输入参考时钟的相位完全相等，但只 要二者的相位差恒定，两个信号必然有相同的频率。为了解锁相环的工作，可以 假定锁相环处于锁定状态，即锁相环输入时钟v i n 与压控振荡器的输出时钟v o u t 应到了相位差恒定、频率相等。这时对v i n 的相位施加一个阶跃函数，使v i n 的相 位超前予v o u t 的相位，鉴相器的输出v 。的平均值则相应增加。压控振荡器的输入 控制电压v c t l 是鉴相器输出v 。经过环路滤波器后的直流成分，因而v c t l 也增加。 v c t l 的增加驱使压控振荡器的输出频率增加，同时v c o 输出信号的相位增加。当 v c o 输出信号的相位与锁相环输入相位接近相等时，v c t l 又会缓慢回到阶跃前的 值，使系统再次回到锁定前的状态。环路再次锁定后，锁相环输入与v c o 输出信 号的相位差保持恒定，两者的频率完全相等。在对锁相环的输入信号施加阶跃函 数到环路再次锁定的过程中，控制电压经历了一个瞬态的变化过程。具体的瞬态 过程分析在文献 1 2 ，1 3 中有详细地阐述。 图2 - 1 锁相环的基本结构框图 在锁相环系统中，鉴相器的作用是鉴别两个输入信号的相位差，并将此相位 差的信息转换为电压信号。假设相位差为多，鉴相器的输出电压为v m 。鉴相器 增益为k 。则理想鉴相器的v 。与之间满足如下的比例关系： v o = k p d 蛳 某些鉴相器的输出可能不是电压，而是电流或电荷，但是功能和特性都是相 似的。 7 鉴相器的输出v 。包含直流分量和高频分量，为了得n v 。船q 直流分量。也即稳 定的振荡器输入控制电压吃。，需要一个低通滤波器对v 。滤波。该低通滤波器改 变了锁相环传递函数的带宽、衰减因予等参数。它可以是有源和无源滤波器。 压控振荡器输出信号v o u t 的频率阡0 受环路滤波器输出电压p 厶的控制，具 有如下的表达式： 矸么= w o + 趸。圪 其中，k 。分别是压控振荡器的中心频率和压控振荡器增益，振荡器输 出信号的相位。，为其频率的时间积分： o 。= i ( w o + j 【。p 0 ) 出 只有当环路达到锁定后，锁相环系统的输出时钟才可以用作稳定的时钟信号 源，因此必须对环路的锁定有比较明确的定义。环路锁定的定义是： 型 盟一旦盟：0 曲西 其中谚。是振荡器输出信号的相位，丸是锁相环输入时钟信号相位。当两者 之差不随时间变化时，环路锁定。也就是说振荡器输出信号的频率和锁相环输入 参考时钟的频率完全相等，即：阡0 = 既时环路锁定。 p l l 是一个模拟电路，因而它本质上对噪声和干扰很敏感。对环路滤波器和 v c 0 尤其是这样，因为对它们来说，噪声将对产生时间抖动有直接的影晌。干扰 的主要来源是经过电源和衬底的噪声耦合。这一点在数字环境中需要特别注意， 因为数字电路中的噪声可以有许多不同的噪声源。总之，要把一个高度敏感的部 件集成在一个会对他造成干扰的数字环境中并不是一件容易的事。 2 2 延迟锁相环基本原理 和前面的p l l 电路相比，延迟锁相技术( d l l ，d e l a yl o c k e dl o o p ) 的滤波 电路结构更简单，进入锁定状态更快更准确，实现方法更灵活，在输入时钟质量 较高时抗抖动性能优于p l l 电路，因此更适合在当前数字系统高精度芯片上应 用。 图2 - 2 最简单的延迟锁相环结构 3 图2 2 显示了最简单的延迟锁相环结构，它由一系列延迟线和控制逻辑电路 组成。延迟线将输入时钟( c l k i n ) 延迟后输出，然后这个延迟后的时钟信号被 传送到系统内部的所有需要触发时钟的寄存器，同时也被反馈回c l k f b 端。控制 逻辑电路对c l k i n 和c l k f b 采样，根据结果对延迟线的参数进行调整，通过延迟 线在输入时钟和反馈时钟之间插入延时，直到两信号的上升沿重合，即两个信号 相差3 6 0 0 。此时两信号相位也重合，系统“锬定”。只要输入时钟信号的变化频 率足够低，则输入时钟与输出时钟没有相差，这样，负载就得到了“没有延迟” 的时钟信号，如图2 - 3 。 图2 3 时序图 2 2 1d l l 电路的基本结构 如图2 4 所示的电路结构是一个电荷泵延迟锁相环电路，偏置生成电路把 电荷泵产生的电压转换成一对互补的控制电压。 图2 - - 4 电荷泵延迟锁相环电路结构 假设经过压控延迟线( v c d l ) 后，反馈信号厶的相移相对于参考信号延 迟了n 其中，n 为正整数，为参考信号的周期因为整数倍的相移其实 相当于零相移，所以，鉴相器( p d ) 可以驱动整个负反馈环路，使输入和输出之间 9 的相移最后稳定为n 7 ( n 常取为1 ) 。如果两者相移小于n 7 0 ，那么，鉴相器的 输出d n 有效，调整控制电压，使压控延迟线的延迟向增大的方向变化；如果 两者相移大于n ，那么，鉴相器的输出u p 有效，调整控制电压，使压控延 迟线的延迟向减小的方向变化。由于电路闭环工作，环境和工艺的影响会通过电 路本身的调整而消除，所以结果将不受外界和工艺本身的影响 1 4 3 。 假设压控延迟线的阶数是k 阶，即是由k 级延迟模块串接而成，那么当整个环 路锁定的时候，输入和输出之间的相位延迟为n z 0 ，而各级延迟模块之间的相位 下r 延迟为三盟。如果取n = 4 ，k = 8 ，那么可以得到单个延迟模块的延迟为- 1 - z 耐- - ，即 七 2 通过该延迟模块后所得的延迟信号的沿将对准输入信号相应周期的中央位置，这 作为数据的采样沿位置将是最佳的。延迟模块之间的失配将限制此延迟值的精 度。 相对于一般的锁相环，d l l 有两个突出的优点： 1 ) 对于压控振荡器( v c o ) ，它的输出频率和输入控制电压成正比，它的传输函数 y 包含一个极点：h ( s ) = 二1 ；对于压控延迟线( v c d l ) ，它的输出相位和输入控制电 占 压成正比，它的传输函数是个常数：h ( s ) = k 2 。所以，对于一阶的低通滤波器( l p f ) ，基于压控延迟线的锁相环的系统传输函数为一阶方程。这相对于二阶系统， 关于增益、带宽和稳定性的考虑将更加容易。 2 ) 更小的相位抖动。相位抖动是锁相环一个很重要的指标，电路的噪声是引起这 种抖动的原因之一。输入压控振荡器的噪声会通过本身再生而输出，而输入压控 延迟线的噪声会通过延迟线消失。因而相位抖动会得到改善。 2 2 1 i 压控延迟线的实现 压控延迟线( v c d l ) 是由k 级延迟模块串接而成。如图2 5 ( a ) 所示。在m o s 工 艺中，压控延迟单元有两种结构： 图2 5 ( 幻压控延迟线 i o 1 ) 电容性调节方式，如图2 5 ( b ) 所示。电容c 固定，晶休管m n l 的栅极由电 压圪。控制，相当于一个可控电阻，可以调节从节点x 看入的等效电容，通过改 变等效电容值来改变延迟。这种结构的输入和输出之间的线性度较差。调节范围 较小。 2 ) 电阻性调节方式，见图2 - - 5 ( c ) 。晶体管m n 2 和肝2 的栅极分别由电压。 和p 么控制，也相当于可控电阻，通过调节充放电电流来改变延迟。这种结构的 线性度好，调节范围较大。 f 1 2 - - 5 ( b ) 电容性调节方式图2 5 ( c ) 电阻性调节方式 2 2 1 2 鉴相器 v o u t 图2 6 是数字鉴相鉴频器的基本框图。由两个边沿触发、带复位d 触发器组 成，触发器数据端都接高电平，时钟端分别接参考时钟，和反馈时钟民。如 果如和瓦的起始值都为0 ，且巳由低变高，n u p 输出高电平。接着民也由低 变高，于是d n 也输出高电平，则与门使两个触发器复位。可以看出，u p 或d n 有效 的时间正比于两输入信号相位差的大小。最后用鉴相器产生的u p 和d n 信号去控制 电荷泵对滤波电容的充放电。以产生控制电压屹。 图2 - - 6 鉴频鉴相器 i 2 2 1 3 电荷泵电路 电荷泵电路( c h a r g ep u m p ) 如图2 - 7 ，当图中某一个电流源被连接到电容c 上 时，将通过上下两个匹配的开关电流源对电容c 充放电。输出的电压圪。等于电 容上的电压值。这个电路有三个状态。如果u p ：d n = o ，那么开关s i 和s 2 都断开，圪。 保持不变：如果u p 为高而d n 为低，则i l 对电容c 充电：相反，若u p 为低d n 为高， 则c 通过1 2 放电。因此，如果参考时钟易超前反馈时钟厶，则u p 连续产生脉冲， 圪。不断升高。1 1 和1 2 分别称为上拉电流和下拉电流，它们的额定值相等。 对于电荷泵电路，有两个重要的参数：漏电流和不匹配电流。漏电流是指当 上下电流源都关闭的时候对电容c 的充放电电流，由m o s 晶体管的漏电流决定：不 匹配电流是指当上下电流源都打开的时候，对电容c 的充放电电流，由上下电流 源的不匹配值决定。这两个参数将影响圪。的稳定性。通过模拟得到漏电流的值 在1 p a 数量级，而不匹配电流的值在l u a 数量级，所以不匹配电流对的影响更 大。 2 2 1 4 滤波器 图2 7 电荷泵 任何锁相环路都离不开滤波器。滤波器在锁相环路中起着减小噪声和控制带 宽的重要作用。由于d l l 电路的输出时钟直接取自输入时钟的延迟，所以对d l l 电路来说，滤波器的实现比p l l 电路简单的多，最简单的d l l 滤波器数学模型仅仅 需要一个极点。所以，实际应用中一个r c 滤波器就可以很好的完成d l l 电路的滤 波任务 ， 2 2 2 开环d l l 按照环路结构的不同，d l l 电路又可分为开环d l l 和闭环d l l 。开环d l l 没有反 馈回路，它使用内部延迟控制来为内部延迟( 如接收端输入延迟、内部缓冲延迟 等) 建模，称为s m d 模式( s y n c h r o n o u sm i r r o rd e l a y ，同步镜像延迟) ，s m d 基本 结构如图2 - 8 所示，它包含时钟输入b u f f e r ( 延迟为t d l ) 、时钟驱动( 延迟为t d 2 ) 、 镜像延迟线( 含时钟输入b u f f e r 和时钟驱动的镜像，因此总延迟为 t s k e w = t d l + t d 2 ) 和两条延迟线( 一条测量延迟线和一条可变延迟线) s m d 电路 工作原理是： 1 激活s m d 后，第一个时钟信号输入s m d ； 2 当第二个时钟信号通过s m d 入口处的输入b u f f e r 时，第一个时钟信号已 经通过输a b u f f e r 、镜像延迟线和测量延迟线( 延迟f 。一k 。) ，测量 延迟线纪录的延迟时间。= 一f 。，将决定可变延迟线的延迟时间 o ，并且有o = ，一； 3 。第二个时钟信号从输入b u f f e r 输出后将直接进入可变延迟线，并最终输 入时钟驱动。从第一个时钟信号到第二个时钟信号从时钟驱动输出的总 延迟为： 1 + ，。+ ( 一咖) + ( 屯一，。h ) + 岛2 = 2 b p s m d 模式的补偿锁定时间为两个时钟周期，第二个时钟信号从输入b u f f e r 到最后输出，总延迟为岛十( 么一k ) + 如= 幺，完成周步补偿。 在基本原理不变的情况下，对s m d 的改进也不少，主要有取消镜像延迟线的 d i r e c ts m d 和取消测量延迟线的o p e n - - l o o ps m d 1 5 儿1 6 。由于没有反馈信号， 电路可以在一两个时钟周期后“跟上”外部时钟。但是考虑到实际环境下的温度、 电压的剧烈变化，这种跟随速度实在太慢了。 图2 8 开环d l l ( s m d 模式) 2 2 3 闭环d l l 图2 9 闭环d l l 图2 9 是闭环d l l ，- 与p l l t f 常类似，也包括鉴相器相位比较器，环路滤波器， 唯一的区别是d l l 用延迟线( d e l a yl i n e ) 代替了p l l 的v c 0 来产生输出时钟信号。 d l l 基本补偿原理是通过改变延迟线中的负载，使反馈时钟信号的相位锁定参考 输入时钟信号的相位，基本工作原理如下； 1 参考时钟没有时钟分布负载，偏移较小，作为基准信号； 2 反馈时钟引自时钟分布负载很重的时钟分布网络，未补偿前偏移较大； 3 将两个时钟信号输入时钟补偿电路的相位比较器( p c ) ，并将比较输入 结果输入补偿电路的控制电路； 4 控制电路改变可变延迟线中的延时负载，以达到调节输出时钟信号相位 的且的； 5 补偿输入信号经过放大驱动，送入时钟分布网络； 6 反复调节可变延迟线的输出信号相位，最终当反馈时钟信号和参考时钟 信号同步时，补偿锁定完成。 对d l l 类补偿电路的改进主要有：将模拟方式的环路滤波器改进为数字方式 的移位寄存器 1 7 ，或者改进控制算法，由不加权的移位寄存器模式是转为加权 的计数器模式。 他们的基本原理都没有改变，在d l lt 作期间，闭环模式将延迟时间存入寄 存器，通过比较内部时钟和外部时钟的相位差不断更新延时的增减，从而操纵寄 存器移位，指示出延迟线的起始点。相位比较器比较内外时钟的差别，确定延迟 的增减，然后向左或向右移动寄存器一位。寄存器两端各有一个0 和1 输入端， 而寄存器中必然有一个0 ，1 交界的位置，这就是延迟线的起始端。由于有了反 馈回路，闭环d l l 可以及时地跟踪外部时钟变化。然而这种闭环结构虽然可以准 1 4 确地定位时钟，却要经历好几个循环才能进入锁定状态，需要进一步的改进来缩 短进入锁定状态消耗的时间 1 8 。移位寄存器始终处在动态调节过程中，频繁的 调节延迟线种延迟单元的个数不仅要求大型复杂的状态机，同时也会给时钟网络 带来大量的噪声。 第三章全数字锁相环架构设计 在高密度f f g a 中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时 钟相位偏差已成为影响系统性能的重要因素。而运用传统的时钟网络控制时钟相 位偏移和时钟延时变得十分困难，渐渐难于满足苛刻的系统时序要求。因此，有 必要在f f g a 芯片内构架锁相环单元，提供先进的时钟管理。 但是根据上文所介绍的情况，传统的p l l 电路和d l l 电路中都不可避免的使用 到了大量的模拟器件，如电阻和电容等。模拟器件的存在不但增加了设计过程的 难度，同时也降低了电路的可重用性，更为重要的是，f p g a 是数字电路。其工作 翻转过程中将产生严重的电源、衬底噪声，他们将对模拟电路的工作性能具有很 大的影响，不仅直接芯片的最高运行频率，还会减少系统的容差性能 本文设计的全数字延迟锁相环，采用数字结构，在输入时钟频率不变的情况 下，只需一次调节过程即可完成输入输出时钟的同步。锁定时间较短，噪声不会 积累，抗干扰性好。同时，加入时钟相移电路、时钟占空比调节电路和时钟分频 电路实现可编程相移、可编程占空比和频率分频。 3 1 全数字锁相环的系统结构 全数字锁相环的系统结构如图3 1 所示，包括时钟延迟补偿电路( o n e s h o t d l l ) ，数字时钟移相电路( d i g i t a lc l o c kp h a s es h i f t e r ) ，数字时钟占空比 调节电路( d i g i t a ld u t y - c y c l e c o r r e c t i o nc i r c u i t ) ，时钟分频电路( c l o c k d i v i d e rc i r c u i tw i t hd u t y c y c l e c o r r e c t i o n ) 。提供先进的时钟管理能力： 补偿输入时钟和片内时钟的延迟，调整时钟输出与时钟输入的相位关系，产生不 同占空比的输出时钟，实现时钟分频。 输入时钟信号( c - c l k ) 被传送到系统内部的所有需要触发时钟的寄存器，同 时也被反馈回f b c l k 端。时钟延迟补偿电路中的控制逻辑电路对c , c l k 和反馈时钟 f b c l k 采样，时钟延迟测量电路将需补偿的延时转化为基准延迟单元个数n 。延时 补偿调整电路根据结果对延迟线包括的基准延时单元的个数进行调整，将输入时 钟延迟n 个基准延时单元的总延时，直到两信号的上升沿重合，即两个信号相差 3 6 矿，此时输入时钟和反馈时钟相位同步，系统“锁定”。系统的输出时钟补偿 了时钟信号在时钟网络的分布延迟，有效的消除了源时钟和时钟负载之间的延 迟。 时钟移相电路中的时钟周期测量电路将输入时钟的周期转化为基准延迟单 1 6 元个数n 。时钟相位调整电路根据周期测量结果将延迟时钟信号( c l k o u t ) 分剐 延迟生4 ，警，型4 个单元的延时，即分别延迟丢周期，j i 周期，三周期。从而 得到四个时钟相位，四相时钟的相位差均为9 0 度。 时钟占空比调节电路是将相位相差1 8 0 度的两相时钟输入至r s 触发器，r s 触 发器复位端所接的输入时钟上升沿落后r s 触发器置位端所接的输入时钟上升沿 半个时钟周期，r s 触发器输出端将输出占空比5 0 的同频时钟。当用户选择占空 比调节功能，输出的四相时钟的占空比均为5 0 。当未选择此项功能，输出时钟 的占空比与输入时钟的占空比相同。 时钟分频电路中的脉冲抽取电路根据所需分频数对两两相位相差均为9 0 度 的四相时钟进行相应时钟脉冲的抽取，得到相位差为1 8 0 度的两相分频时钟，经 由r s 触发器得到占空比为5 0 * , 6 的分频时钟。 图3 1 全数字锁相环系统框图 1 7 3 2 基本功能 1 、时钟延迟补偿和减小时钟相位偏移 随着f p g a 尺寸的增加，芯片上时钟的分布质量就变得越来越重要。时钟相 位差和时钟延迟严重影响设备的性能，在大的设备中用传统的时钟网络控制时钟 相位偏差和时钟延迟变得十分困难，d l l 可以驱动两个全局时钟，全局时钟分 布网络可以根据不周的负载，将时钟相位差最小化。d l l 的输出时钟对输入时钟 进行了延迟，使d l l 对输入时钟的延迟时间与时钟在网路中的延时之和等于输入 时钟的一个周期，补偿了时钟在网络中的延迟，有效的消除了设备内从外部输入 端口到时钟装载的延迟。 2 、占空比调节功能 d l l 提供占空比调节( d u t yc y c l e c o r r e c t i o n ) 功能。当选择占空比校正 功能，输出的四相时钟的占空比均为5 0 。当未选择此项功能，输出时钟的占空 比与输入时钟的占空比相同。功能如图3 - 2 所示。 占空比调节功能对于双倍数据速率( d d r ) 应用非常有效，在这里数据可以 在时钟的正负边沿都进行数据传送 1 9 。 i i i l i l l il l l 【 i 图3 - - 2 四相时钟波形图 3 、提供分频时钟 d l l 可以对输入时钟进行分频，提供1 5 ，2 ，2 5 ，3 ，4 ，5 ，8 ，1 6 分频时 钟。允许内部时钟在与输入时钟频率不同的频率下运行分频时钟占空比为 1 8 5 0 5 0 。f p c , a 开发人员可以实现时分多路复用的应用，通常只需例化一个电路， 与过去的每个时钟频率一个电路不同。通过使用时分多路复用，开发人员可以利 用较少的逻辑单元实现一个给定功能，从而以嚣件资源共享的方式提高器件面积 效率。 4 、可编程相移 d l l 输出四相时钟c k o ，c k 9 0 ，c k l 8 0 ，c k 2 7 0 ，这四相时钟分别相差9 0 度， f p g a 开发人员能够实现9 0 度的相位移动。这种可编程相移特性是满足时序约束 的理想方法。 3 3 性能参数与管脚定义 1 、性能参数 ， 拟设计应用于f p g a 芯片中的数字锁相环，采用s m i c 1 8 工艺，根据f p g a 的特点，考虑商用f p g a 芯片s p a r t a n i i e 中d l l 的参数指标，性能参数定为： 输入时钟频率：2 5 3 0 0 m h z 锁定时间： 2 5 输入时钟与d l l 输出时钟c k o 时钟延时： l o o p s 工作电压：1 8 v 2 、管脚定义 c - c l k ：源时钟输入端，g c l k 提供用户源时钟，频率范围为2 5 m 一3 0 0 m 。 d l l _ o n ：d l l 使能控制端，当d l l _ o n = o 时，d l l 不工作，c k o 、c k 9 0 、c k l 8 0 、 c k 2 7 0 均输出没有经过延时补偿的输入时钟g c l k ，d l l _ d o n e 、c k d v 均为低电平。 当d l lo n = l 时，d l l 正常工作，当系统锁定后，c k o - c k 2 7 0 输出四相正交时钟， c l l ( d v 输出分频时钟，d l ld o n e 为高电平。 d u t y c y c l e c o r r e c t i o n ：占空比调节功能控制端，当d u t y c y c l e c o r r e c t i o n 为高电平，四相输出时钟c k o 。c k 9 0 ，c k l 8 0 ，c k 2 7 0 占空比均为5 0 ， 反之，则与输入时钟占空比相同。 一 u s e r ：时钟分频控制信号，开发人员通过控制这个信号，选_ c o d e 2 ：0 3 f p g a 3 则所需分频时钟。 f b c l k ：来自f p g a 片内时钟网络的反馈信号。 d l ld o n e ：d l l 锁定信号，当d l l 锁定时，d l l _ d o n e 输出高电平，各结点的0 1 9 相移时钟与输入时钟边沿对齐。 r e s e t ：模块复位信号，当d l l 中的时钟相位偏移补偿电路完成时钟延迟补偿， r e s e t 输出高电平，未完成时，r e s e t 输出低电平。 c k o ：0 相移时钟输出端，c k o 与输入时钟的偏差补偿了时钟网络的延时，使时钟 网路输出到各节点的0 相移时钟与输入时钟同步。 c k 9 0 ：9 0 度相移时钟输出端，与c k o 相位相差9 0 度。 c k l 8 0 ：1 8 0 度相移时钟输出端，与c k l 8 0 相位相差1 8 0 度。 c k 2 7 0 ：2 7 0 度相移时钟输出端，与c k 2 7 0 相位相差2 7 0 度。 c l k d v ：分频时钟输出端，可输出1 5 ，2 ，2 5 ，3 ，4 ，5 ，8 ，1 6 分频时钟，缺 省为二分频肘钟。分频时钟占空比为5 0 5 0 。 3 4 小结 本章介绍了内置于f p g a 芯片中全数字锁相环的系统结构设计，确定各个模 块电路的功能目标。根据f p b a 的特点，考虑商用f p g a 芯片s p a r t a n l i e 中d l l 的参数指标。制定了全数字锁相环的设计指标。 第四章全数字锁相环各电路模块设计 全数字锁相环包括时钟延迟补偿电路，数字时钟移相电路，数字时钟占空 比调节电路。时钟分频电路。提供先进的时钟管理能力：补偿输入时钟和片内时 钟的延迟，调整时钟输出与时钟输入的相位关系，产生不同占空比的输出时钟， 实现时钟分频。在本章中将具体介绍各个电路模块的设计。 4 1 时钟延迟补偿电路 时钟延迟补偿电路是全数字锁相环的重要组成模块，传统的d l l 电路中包含 了大量的模拟电路。这增加了设计过程的难度，同时对噪声也非常敏感。 对d l l 类补偿电路的改进主要有：将模拟方式的环路滤波器改进为数字方式 的移位寄存器，或者改进控制算法，由不加权的移位寄存器模式是转为加权的计 数器模式。他们的基本原理都没有改变，在d l l 工作期闻，移位寄存器始终处在 动态调节过程中，频繁的调节延迟线种延迟单元的个数不仅要求大型复杂的状态 机，同时也会给时钟网络带来大量的噪声，影响时钟质量。 本文设计的时钟延迟补偿电路将模拟方式的环路滤波器改进为数字方式的 时钟延迟测量电路，将需补偿的延时转化为基准延迟单元个数n 。延时补偿调整 电路根据测量结果将输入信号延迟n 个基准延迟单元的总延时，使d l l 对输入时钟 的延迟时间与时钟在网路中的延时之和等于输入时钟的一个周期，补偿了时钟在 网络中的延迟。这样，只需一次调节过程即可完成输入输出时钟的同步。锁定时 间较短。 4 1 1 总体结构 时