（微电子学与固体电子学专业论文）数模混合集成电路中esd的特性研究与设计.pdf

摘要 摘要 e s d ( 静电放电) 是影响集成电路可靠性的主要因素之一，存在于生产到使用的 每一个环节，已经成为开发新一代工艺技术的难点。e s d 防护设计和工艺条件密 切相关。只有对e s d 损伤失效物理机制和工艺条件有一个好的理解，才能设计出 好的防护结构。 论文从器件的物理基础入手，研究了器件损伤的物理机制。分析认为雪崩热 空穴注入栅氧化层，产生界面态和大量中性陷阱，引起阈值电压增大，亚阈值电 流减小，造成关态漏泄漏电流的退化。同时发现器件内部温度越高，m o s f e t 栅 氧化层注入机制就越强，引起的损伤也就越大。 论文结合实际工艺，对比了0 1 8 i _ t m c m o s 工艺下s i l i c i d e 和n o n s i l i c i d e 工艺 技术，发现使用了n o n s i l i c i d e 工艺技术的器件，当漏端镇流电阻变大，增强了插 指晶体管的导通均匀性，并使得主要电流泄放通路远离一q 表面，有利于器件 热量的散发；d c g s ( d r a i nc o n t a c tt og a t es p a c e ) 的增加可以提高漏端镇流电阻；而 s c g s ( s o u r c ec o n t a c tt og a t es p a c e ) 增大时，源端镇流电阻的增大对e s d 影响有限。 这为后续的电路和版图设计提供了合理的物理基础。 论文从输入、输出、电源和地、多电源以及全芯片角度，系统、全方位的设 计了一款a d c ( a n a l o gt od i g i t a lc o n v e n e 0 芯片的e s d 防护电路，并创新性的设计 了电源到地之间的电路结构。该电路在检测电路部分加了一个n m o s 反馈器件， 同时在检测电路的下一级使用了动态传输结构。反馈器件能够提高电路中各器件 工作状态的转换速度，使得保护电路能够及时关闭，避免箝位器件栅极电流保持 过长时间，保护了筘位器件的栅极。研究结果证明了这种新型保护电路的有效性。 关键词：静电放电保护电路反馈动态传输集成电路 a b s t r a c t a b s t r a c t e s di so n eo ft h em o s ti m p o r t a n tr e l i a b i l i t yp r o b l e m so fi cp r o d u c t sw h i c hl i e si n e v e r yf l o wo fi cp r o d u c t i o n ，a n di ti sa l s oo n eo ft h em o s td i f f i c u l tp r o b l e m so f d e v e l o p i n gn e wg e n e r a t i o nt e c h n o l o g y a se s dd e s i g nh a sg r e a tr e l a t i o n sw i t hp r o c e s s e n v i r o n m e n t ，af u l l yu n d e r s t a n d i n go fe s dd a m a g em e c h a n i s ma n dp r o c e s sg o o df o r d e s i g n i n gp r o t e c t i o ns t r u c t u r e r e s e a r c ho nd a m a g em e c h a n i s mo fd e v i c e ss h o w st h a tt h ea v a l a n c h eh o th o l e s i n j e c ti n t oo x i d ei n t e r f a c es t a t e sa n dn e u t r a le l e c t r o nt r a p sa g eg e n e r a t e d ，w h i c hc a n c a u s et h a tt h et h r e s h o l dv o l t a g ei n c r e a s e sa n ds u b - t h r e s h o l dc u r r e n td e c r e a s e s h i g h e r i n t e r n a lt e m p e r a t u r ea n ds t r o n g e ri n j e c t i o nm e c h a n i s mc a u s et h em o r es e v e r ed a m a g et o t h ei c s b yc o m p a r i s o no ft h es i l i c i d ea n dn o n - s i l i c i d ed e v i c e sf o ro 18 u mc m o sp r o c e s s i ti sf o u n dt h a tt h ei n c r e a s eo fd c g s ( d r a i nc o n t a c tt og a t es p a c e ) i sa w a yt oi n c r e a s e t h eb a l l a s t i n gr e s i s t a n c e ，w h i c hh e l p sl e a d i n gt h em a i nc u r r e n tp a t hf a ra w a yf r o mt h e c h a n n e ls u r f a c e ，w h i l et h ei n c r e a s eo fs c g s ( s o u r c ec o n t a c tt og a t es p a c e ) h a sf e w e r e f f e c to nt h ei n c r e a s eo fb a l l a s t i n gr e s i s t a n c e t h er e s u l t sp r o v i d ea p h y s i c a lf o u n d a t i o n o fc i r c u i ta n dl a y o u td e s i g n t h ew h o l ee s d d e s i g no fa na d c ( a n a l o gt od i g i t a lc o n v e r t e r ) c h i pi sp r o p o s e d i nt h i sp a p e r , i n c l u d i n gi n p u t ，o u t p u t ，p o w e r - r a i la n dv a r i o u sv o l t a g ec i r c u i t s at y p eo f n e wp o w e r - r a i le s dp r o t e c t i o nc i r c u i tp r o t e c t i n gt h eg a t eo ft h ee s d c l a m pd e v i c ef o r 0 18 1 x mc m o sp r o c e s si sp r o p o s e di nt h i sp a p e r an m o sf e e d b a c kd e v i c ei sa d d e di n t h ed e t e c t i o nc i r c u i t ，a n dt h ed y n a m i ct r a n s m i s s i o ns t r u c t u r ei sa p p l i e d t h ec o n v e r s i o n s p e e do ft h ed e v i c e s w o r k i n gs t a t e si sa c c e l e r a t e db yt h ef e e d b a c ks t r u c t u r e ，w h i c hc a n s h u t d o w nt h ep r o t e c t i o nc i r c u i ti m m e d i a t e l y , r e d u c et h eh o l dt i m eo ft h ec u r r e n ta c r o s s t h eg a t eo ft h ec l a m pd e v i c e ，a n dp r o t e c tt h e g a t e t h ee f f e c t i v e n e s so ft h i sn e w p r o t e c t i o nc i r c u i ti sv e r i f l e db yt h er e s e a r c hr e s u l t s k e y w o r d ：e s d p r o t e c t i o nc i r c u i t s f e e d b a c k d y n a m i ct r a n s m i s s i o n i c 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学分和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名：日期 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再攥写的文章一律署名单位为西安电子科技大学。 ( 保密的论文在解密后遵守此规定) 本人签名： 导师签名： 日期 第一章绪论 第一章绪论 静电放电是造成大多数电子元器件失效的主要原因，当带有静电的物体靠近 或者接触到i c 的金属引脚的时候，就会产生瞬时高压放电，放电电流会通过管脚 进入内部电路，瞬间产生大量热量，将内部器件烧毁。 e s d 可以造成元器件损伤，电路板失效和信息丢失。随着i c 芯片集成度和工 艺性能提高，器件的最小特征尺寸不断减小，i c 芯片对于e s d 引起的失效更加敏 感。e s d 影响贯穿于制造、运输、以及i c 工作中，可以说是无处不在，e s d 效应 已经成为影响i c 可靠性的关键因素之一。 1 1e s d 研究的现状以及必要性 为了有效地避免静电放电的危害，除了加强工作场所对静电累积的控制之外， 还必须加强集成电路本身对静电放电的耐受能力。有效的做法是在芯片的静电敏 感位置加上静电防护电路，以解决芯片中遇到的各种静电放电情形。设计有效的 e s d 防护结构是c m o s 集成电路可靠性设计的重要任务之一，其e s d 结构与工艺 技术、特征尺寸密切相关。 1 1 1e s d 技术的发展 在早期的二极管防护结构中，要通过大的e s d 电流就要增大结面积，然而随 着工艺尺寸的缩小，集成电路中的器件尺寸也就相应的缩小，使得二极管结构的 应用越来越少。在后面发展起来的栅耦合( g c n m o s ) 保护结构中，虽然有着低的 触发电压与均匀触发性，然而硅化物工艺和薄外延层工艺使得其静电防护能力大 大下降，需要对其结构加以改进才能适应i c 芯片的防护要求。而衬底触发的f o d 结构，可以利用场管寄生的n p n 管来泄放e s d 大电流，然而随着工艺尺寸的缩小， 热载流子效应和寄生串联电阻效应更加明显，于是l d d ( l i g h t l yd o p e dd r a i n 浅掺 杂漏) 结构和硅化物扩散工艺得以应用。然而，在e s d 应力下，由于短沟道的s i l i c i d e n m o s f e t 沟道电阻和扩散电阻都很小，接触电阻引起器件源漏s i l i c i d e 扩散区栅 侧边缘附近产生电流集中效应，在源端复合效应的促进下，源端会出现一个不同 于漏端的新的热点。随着应力的增大，这个热点温度甚至可能超过漏端温度，从 而造成n m o s f e t 的源端热击穿。由此可见新工艺的诞生都会对已有的e s d 防护 结构构成挑战，也是现在的e s d 防护结构需要不断改进与提高的一个很重要的原 因。 2数模混合集成电路中e s d 的特性研究与设计 此外，一款功能强大的芯片已经不是单纯的由一种数字电路或是模拟电路能 够完成其功能的，更多的是两者之间的结合应用。所以现在的大多数芯片中都同 时集成了模拟与数字两部分，这就要求在同一款芯片上做到模拟部分与数字部分 的总体防护，即全芯片的防护设计【l 】。例如在讨论的热点s o c ( s y s t e mo nc h i p ) ，以 及一些射频电路中【2 】，出于对芯片工作频率的考虑，e s d 电路必须做到不影响芯片 的工作频率要求，其e s d 防护就是一个很大的挑战。 e s d 失效分析【3 】是e s d 技术中至关重要的一个环节。主要通过对现场使用的 失效样品，可靠性失效样品和筛选失效样品的解剖分析得出失效模式和失效机理 并准确判断失效原因，为提高产品的可靠性提供科学依据。微电子器件的失效分 析除了外部和内部观察之外，主要是进行理化分析。传统方法是采用热点侦测技 术、聚焦离子束、激光切割等技术来进行显微切片和微观形貌分析，确定失效的 原因和模式，同时也会采用扫描电子显微镜、红外显微分析。未来可能会采用一 些新的失效分析技术，例如：原子粒显微镜和晶背电子显微镜检查法等等。 最近几年，除了理化分析技术外，还有使用电路模拟技术【4 】来对失效的微电 子器件进行失效分析。采用恰当的等效电阻或者电容来代替芯片内部的互联线、 接地线和寄生电容等寄生元件。在充分考虑了这些寄生效应的影响下，采用一个 r l c 等效电路来模拟i o 对瞬态高压的应力，然后测试相应的c d m ( c h a r g ec o u p l e x i d e v i c em o d e l ) 应力水平，并找出失效点。 1 1 2 国内外研究现状 i c 设计工程师在不断减少硅片面积大小的同时要提高设备的速度和性能，为 了使功能和芯片面积得到优化，i c 设计工程师要不断地在他们的设计中使功能尺 寸最小化。然而，i c 功能尺寸的减少使得箝位器件更易受到e s d 电压的损害。因 此，设计工程师就要面对找到一种具有成本效益的e s d 解决方案的挑战，这种方 案能把电压箝位到更低水平，以便使那些对e s d 越来越敏感的i c 产品保持高可靠 性。 e s d 保护系统的目的是把数千伏的e s d 输入电压降低到被保护的i c 所能承 受的安全电压，并把电流从i c 旁路掉。虽然所需e s d 波形的输入电压和电流在过 去的几年没有出现变化，但要求被保护i c 的安全电压却降低了。在为给定的电路 选择最佳保护器件和结构的时候，设计工程师们必须要考虑到e s d 箝位器件能够 把e s d 电压控制到多么低的电压。 电子工程师们在过去的c m o s 工艺时代已经成功的设计出了良好的e s d 保护 电路结构，然而在先进的超深压微米工艺下，c m o s 器件的栅氧化层厚度不断的 减薄。新工艺技术的采用使集成电路的静电承受能力大大减弱，这将使c m o s 电 第一章绪论 路器件更易遭受e s d 应力而引起i c 失效。 成功的e s d 保护设计应该考虑两个方面的问题： 1 e s d 的保护设计是一项牵涉众多环节的技术，包括芯片的电路、器件、版图 设计及制造工艺等诸多因素，它们都对e s d 保护设计起着十分重要的作用。特别 是当e s d 保护结构用于现代高速s o c 芯片时，问题会更加的突出。 2 一个好的e s d 保护结构，并不是孤立的保护结构，e s d 的保护结构和受保 护的电路之间是存在着相互影响的，必须依靠良好的方案来实现全芯片的e s d 保 护设计。 国外对于e s d 的研究始于七八十年代，全球各大公司都将e s d 研究作为可靠 性研究的重点，e s d 设计也成为可靠性设计的关键，现在有1 0 0 0 余项美国专利发 表，而且逐年还有递增趋势。与e s d 相关的研究论文累计有几千篇，i e e e 每年都 会收录大概一百多篇e s d 方面的论文。现在全球关于e s d 的研究是越来越热。以 台湾的柯明道教授为代表的科技工作者发表了众多的e s d 论文专著和专利，对 e s d 的研究工作做出了较大的贡献。但是纵观这些专利和论文研究发现：目前对 于新的电路结构的研究和改进不是很多，还是局限于以往的那几种成熟的电路上 面，工作重点大多在器件方向，以使用新的器件结构来获得更好的静电防护效果。 但是随着工艺技术的发展，这样做的结果就是：使得e s d 设计的成本是越来越高。 所以现在应该在开发器件结构的基础上，多做一些电路方面的改进工作，从而使 得设计成本大大降低。 相比较中国和其它国裂3 1 ，国外特别是美国，对于e s d 研究已经走向系统化， 建立了从失效分析，到设计的一个整体，特别随着最近几年微电子行业的发展， 美国的科研工作者大大加强了这方面的研究力度，取得了许多丰硕成果。我国相 对迟滞一些，对e s d 的分析手段以及设计方法学仍然是我国科研工作者需要努力 的方向。 1 2 论文主要的工作 本文主要研究了深亚微米c m o s 器件的e s d 可靠性问题，对器件的失效机理 以及结构特性作了深入研究，并结合实际设计了一款新型的适用于电源和地之间 的e s d 防护电路。论文的主要工作分为以下几个部分： 1 论文第二章主要介绍了e s d 的工业测试模型和失效种类。首先对e s d 的各 种测试模型的特点和测试方法作了详细介绍，为随后的研究和测试工作打下基础。 随后对e s d 的失效种类作了研究，根据其对i c 性能的影响分为破坏性失效和潜在 性失效两大类，破坏性失效立刻造成i c 的功能失效，潜在性失效影响i c 的长期 可靠性。 4数模混合集成电路中e s d 的特性研究与设计 2 论文第三章对e s d 损伤机理以及特性作了详细研究。本章从最底层的物理 效应开始研究，分析引起器件失效的物理机理，对于器件内部微观物理机理作了 研究，分析讨论了器件氧化层界面陷阱以及完整性的问题。 3 论文第四章绍了e s d 保护器件类型，并重点对m o s 器件作了详细研究。 分析了引起m o s 器件源端击穿的原因，对比了s i l i c i d e 和n o n s i l i c i d e 器件特性， 研究了这两种工艺下m o s 器件的i v 特性，以及源漏区宽度和沟道长度对e s d 特性的影响，为后续的电路和版图设计打下基础。 4 论文第五章在之前对e s d 失效机理和器件特性的研究基础上，通过认真的 模拟，仿真，全方位的设计了一款a d c 芯片的e s d 防护电路，创新性的设计了 电源和地之间的防护电路，并最后绘制了电路的版图结构。 第二章e s d 测试模型以及失效种类 5 第二章e s d 测试模型以及失效种类 早在分立的m o s 器件大量应用之后，m o s 器件就经常在外表没有任何不良 表现的情况下失效，从而使m o s 器件的应用受到了很大的限制。在应用各种失效 分析手段分析损伤器件之后，人们逐渐认识到m o s 器件的失效是由于e s d e o s 引起的m o s 器件氧化层击穿造成的。随着技术的发展，m o s 分立器件逐渐为i c 所取代，在e s d 事件中由于放电回路的电阻通常很小，所以放电电流很大，通常 会对芯片造成损伤。e s d 失效来源于生成、装配、封装、运输、组装、测试等环 节。操作人员在正常工作中由于摩擦带静电，在对i c 进行操作时即可产生放电从 而损伤电路。即使没有产生损伤，也会使电路的性能参数发生改变，影响电路的 寿命。操作人员在不同的环境中，由于放电的方式不同，导致充电程度是不同的。 针对不同情况下的e s d 放电情形，已经建了相应的e s d 放电模型。本章将主要介 绍几种常见的e s d 放电模型及e s d 的失效种类。 2 1e s d 模型分类 为了更好的研究静电放电，需要建立正确的放电模型。一般而言，e s d 测试 的目的主要包含下列三项： 1 重现及仿真各种e s d 事件所造成的破坏 2 判别e s d 保护电路中的弱点及耐e s d 程度 3 提供一个可重复的方法去仿真静电放电 集成电路行业中，产生e s d 的来源可以分为两种：直接型与间接型。所谓直 接型就是经由摩擦产生电荷的带电物体因为直接接触到i c 管脚而对i c 产生影响； 所谓间接型即是因为i c 四周的电感电容中的电荷产生变化，经由感应来影响i c 。 根据e s d 产生的原因及其对集成电路放电方式的不同，目前表征e s d 现象通常有 四种模型。 人体放电模型( h u m a n b o d ym o d e l ，h b m ) 机器放电模型( m a c h i n em o d e l ，m m ) 器件充电模型( c h a r g e d d e v i c em o d e l ，c d m ) 电场感应模型( f i e l d i n d u c e dm o d e l ，f i m ) 2 1 1 人体放电模型( h u m a n b o d ym o d e l ，h b m ) 当人体在地上走动摩擦或其它原因而在人体上积累的静电时，此时如果此人 6数模混合集成电路中e s d 的特性研究与设计 用手接触i c 的任意的一个管脚时，而另外的管脚接地时，这时通过i c 在人体与 地之间就形成了一个通路，人体的静电便会经由i c 的管脚进入i c 内部，再经由 其它的管脚放电到地去。这个瞬态放电过程会在短到几百纳秒的时间内产生几个 安培的瞬间放电电流，此电流会把元件烧毁。最早被工业界广泛接受的h b m 测试 模型是m i l s t d 8 8 3 em e t h o d3 0 1 5 7 【5 1 ，其模型简化电路如图2 1 所示。 v 图2 1 简化的m i l - s t d 8 8 3 eh b m 模型等效电路 该模型利用一个1 5 k 电阻器串联一个1 0 0 p f 电容器来表征的一种标准化试验 模型。h b me s d 事件可以被仿真为一个预充电的电容c 通过电阻r 放电到测试器件 ( d u t ) 的过程。图2 2 为典型的h b m 模式e s d 放电的电流波形，其上升沿为1 0 1 5 n s ， 达到峰值电流i p 、厂h b m 瓜h b m 后，其电流波形类似于有初始电位的r c 放电情形， 放电时常数为1 5 0 n s ，所以标准( m i l - s t d 8 8 3 em e t h o d3 0 1 5 7 ) 中的e s d 放电的时间 近似为1 5 0 n s ，实际中的放电时间略大于1 5 0 n s 。图2 3 为不同的静电电压下，其静 电放电电流与时间的关系。 i ( 1 ) 图2 2h b m 模式e s d 放电的电流波形 - 5 一l o e _s o e s dc u r r e n t s s o1 0 0j s o2 0 02 5 03 1 1 0 i 伽) 图2 3 不同静电电压下h b m 放电电流与时 间的关系 e s d 轰击测试条件为：施a n - - 次应力到待测试引脚，每次应力都要测量 第二章e s d 测试模型以及失效种类 7 正和负脉冲，最小测量间隔为1 秒。e s d 耐压等级分为三类，见表2 1 。 m i l s t d 8 8 3 e 为h b me s d 波形设置了详细的规范，不管是哪一种结构的e s d 测试仪必须符合这些规范。但是实际的应用中测试仪的寄生参数对e s d 测试期间 输出的e s d 波形有重要影响，甚至d u t 的寄生效应也可以影响e s d 应力的波形。 表2 1m i l s t d 8 8 3 e 设置规定的静电放电灵敏度 2 1 2 机器放电模型( m a c h i n em o d e l ，m m ) 相互接触的充电物体之间也能通过对e s d 敏感的电子元器件放电，这种e s d 事件发生在i c 制造中金属机器接触i c 部件的环境中。典型的情况包括在检测和 a t e ( a u t o m a t i c t e s te q u i p m e n t 自动化测试设备) 测试。在这个放电过程中寄生电阻 非常小，因此放电的峰值e s d 电流比h b me s d 情况下更高。针对这种放电模式， 7 0 年代日本e i a ( e l e c t r o n i ci n d u s t r i e sa l l i a n c e 电子工业协会) 提出了机器放电模型 【6 1 。机器模型是人体模型的一种变更，是指机器本身积累了静电，当此机器接触i c 时，便由i c 的管脚放电，其等效电路图如图2 4 所示。 v = 图2 4m me s d 模型等效电路 机器模型是将人体放电模型的等效电容变为2 0 0 p f ，这种模型的试验结果因为 串联电感未作规定而变化很大。又由于大多数机器都是用金属制造的，其等效电 阻一般都很低，接近于零，故其放电时间更短，在几纳秒到几十纳秒之内会有数 安培的瞬间电流产生。目前业界主要有几种m me s d 模型，如e s d 协会的e s d s t m 5 2 、电子工业联盟的j e d e cj e s d 2 2 a 11 5 a 和汽车电子协会的 a e c q 1 0 0 0 0 3r e v e ，它们都是建立在日本的e i a 的m m 模型之上的。 有关h b m 的2 k v 的放电电流与2 0 0 v 的m m 的放电电流比较图如图2 5 所示。 数模混合集成电路中e s d 的特性研究与设计 由图可知，2 0 0 v 的m m 的放电电流的峰值电流要远远大于2 k v 的h b m 的放电电 流，因此在机器放电模型下对i c 的破坏力比人体模型下要大的多。图中m m 的放 电电流波形有上下振动的情形，这是由于测试机台上导线的寄生等效电感与电容 相互耦合而引起的。 c o m p a r i s o nh b ma n dm mp u l s e t i m e 【n s 】 图2 5h b m 的2 k v 的放电电流与2 0 0 v 的m m 的放电电流比较图 2 1 3 器件充电模型( c h a r g e d d e v i c em o d e l ，c d m ) 器件充电模型是指i c 因磨擦或其它因素而在i c 内部累积了静电，但在静电累 积的过程中i c 并未被损伤。此带有静电的i c 在处理过程中，当其管脚去碰触到接 地面时，i c 内部的静电便会经由管脚自i c 内部流出来，而造成了放电的现象。c d m 放电是一种自放电的过程，与h b m 模型有着本质的区别。实验结果【7 】证明了c d m 放电电流实质上是快速振荡的，在放电过程中有正负两种极性，以几百微微秒的 上升时间来度量。放电时间仅为几纳秒之内，又由于电位和存储的能量是随着器 件的电容呈反向变化的，器件位置的改变既能增加又能降低器件本身的电位和能 量，即器件中的电压和能量将与带电器件对地的位置和取向有关，所以放电现象 更加难以模拟。 由于器件引出端对地的电阻远小于人体电阻，所以带电器件模型的损伤阈值 电压比人体模型的损伤阈值电压低得多。有关2 k v 的h b m ，2 0 0 v 的m m 及l k v 的c d m 的放电电流波形示于图2 7 中。由图可知，该l k v 的c d m 的放电电流在 不到l n s 的时间内，便已达到1 5 a 的峰值，而且其放电在1 0 n s 内的时间便已经结 束。这种放电现象更难以预测，更易造成集成电路的损伤。 第二章e s d 测试模型以及失效种类 9 v c o m p a r i s o nh b m ，m ma n dc d mp u l s e s h o r t 虿 c i r c u i t 。 t i m e 【n s 图2 6c d m 模型的等效电路图2 7 不同电压下h b m 、m m 、c d m 的放电电流波形 c d m 模型的工业测试机分为两种：转接座式，即d u t 放置与转接座中的d u t 的充电和放电都通过转接座进行。另一种为非转接座式，即d u t 被直接测试。c d m 的几种主要的测试标准有e s d 协会的e s ds t m 5 3 1 【8 1 、电子工业联盟的j e d e c j e s d 2 2 c 1 0 1 a 【9 1 和汽车电子协会的a e c q 1 0 0 0 1 1 1 0 1 。 2 1 4 电场感应模型( f i e l d i n d u c e dm o d e l ，f i m ) 此电场感应模型的静电放电发生是因电场感应而起的，即当一个器件处于静 电场中时，其内部将感应出电荷。当某一管脚与地相碰时，器件就会对地放电。 电场感应模型模拟了器件在静电场中与地接触从而引起了高幅度短持续时间的 e s d 瞬变。当将一个m o s 器件置于静电场中，其栅介质两侧就会感应出电势差。 如果这个电势差足够大，就有可能使栅氧化层击穿。c d m 中的电荷来自摩擦起电， 而f i m 中的电荷则来自电场感应。有关f i m 的放电模式早在双极晶体管时期就已经 被发现，现今已有工业测试标准。在国际电子工业标准( e i a j e d e cs t a n d a r d ) 中，已经对此电场感应模型制定了测试规范( j e s d 2 2 c 1 0 1 ) 。 2 2e s d 失效种类 当遇到高压静电放电时，芯片或多或少的总会受到损伤。e s d 引起的损伤来 自于在对m o s 器件或i c 操作过程中环境对静电的控制措施不当。e s d 电流以直 接或间接的方式引起器件的物理损伤，称为e s d 失效。e s d 保护能力则是由i c 的e s d 是失效阈值电压决定的，称为e s d v 。 e s d 事件中的损伤可以分为直接损伤与非直接损伤两种方式。直接损伤是由 电流产生的功率引起的，它可以熔化器件的一部分引起失效；非直接损伤方式则 l o数模混合集成电路中e s d 的特性研究与设计 主要是由于欧姆接触的存在，电流的流动会产生电压，并沿着电流通路非线性的 传导。当p n 结正向偏置时，产生的电压降较小，但是在反向偏置模式下，p n 结上 存在很大的电压降，并由此产生更高的功率耗散，从而会在更低的电流水平下产 生热损伤【1 1 】。除此之外，产生的电压还会通过电荷注入的方式损伤氧化层，电荷 注入损伤的极限就是绝缘层击穿【1 2 】。通常将e s d 应力引起的c m o s 器件失效分为 破坏性失效和潜在性失效两种模式。 2 2 1 破坏性失效 破坏性失效是指器件受到静电放电损伤后，突然完全丧失其规定的功能的一 种失效。由e s d 应力产生的大电流会引起器件温度升高，从而可能引起金属熔化、 p n 结或氧化层击穿。金属薄膜熔化会引起电路开路，而p n 结击穿可以通过退化 的电流一电压特性【l3 】观测到，曲线上会有一个异常的结泄漏电流。在最严重的情况 下，e s d 引起的功耗可以同时产生结细丝、结击穿和金属熔化。另外，e s d 引起 的电压也可以在绝缘层上产生电场，当电场强度比绝缘层的击穿场强更大时，会 发生绝缘层击穿。 2 2 2 潜在性失效 潜在性失效【1 4 】是指静电放电能量较低，仅在器件内部造成轻微的损伤，放电 后器件电参数仍然合格或略有变化，但器件的抗电过应力能力已经明显削弱，或 者使用寿命已明显缩短，工作应力经过一段时间工作后将进一步退化，直至造成 彻底失效。 潜在性损伤是很难确定的，因为即使产生了一定数量的退化，器件仍然可能 正常工作，然而如果一个芯片中包含有潜在损伤的晶体管，那么整个芯片就可能 出现过早的失效或是芯片故障。与潜在性失效相比，破坏性失效更容易通过合适 的测试设备测试出来，而潜在性缺陷却是非常难于察觉的，尤其是当i c 已经装配 进一个完工的产品后。在使用环境中出现的静电放电失效大多数为潜在性失效。 据统计，在静电放电造成的使用失效中，潜在性失效约占9 0 ，而突发性失效仅 占1o 。 第三章e s d 的损伤机理与特性 第三章e s d 的损伤机理与特性 随着工艺技术的发展m o s f e t 器件尺寸和栅氧化层厚度不断减少，i om o s 器件对外部e o s 电压越来越敏感，上一代工艺中很有效的e s d 电路在下一代工艺 技术中可能就完全失效，只有对e s d 损伤的物理特性有了一个深入的了解，才能 有效的保证e s d 设计经验从上一代工艺传递到下一代工艺中。本章将对超深亚微 米m o s f e t 的e s d 损伤机理及其特性做研究。 3 1 氧化层界面陷阱 研究发现【”】：当g g n m o s f e t ( 栅接地n m o s 场效应管) 偏置在s n a p b a c k ( 回 扫击穿) 状态下时，热空穴可以注入到m o s f e t 的栅氧化层。当s n a p b a c k 电流流 过超深亚微米m o s f e t 时，空穴注入会引起栅氧化层可靠性问题。另外，研究【l 6 】 中还发现：在s n a p b a c k 应力条件下可以导致空穴陷落和界面态的产生，这会导致 负的或正的阈值电压偏移。为了对s n a p b a c k 应力引起的氧化层损伤进行深入的研 究，必须先了解氧化层和界面陷阱的产生和特性。 3 3 1 热载流子注入机制 m o s f e t 在电场应力的作用下，隧穿载流子注入效应都会造成m o s f e t 氧化 层的电荷陷阱和所一& a 界面陷阱【1 7 】，从而使电流驱动能力下降、阈值电压和跨导 退化。在s n a p b a c k 应力条件下，m o s f e t 中热载流子注入栅氧化层的主要机制主 要有以下三种： 第一种机制为漏雪崩热载流子注入( d a h c ) ，其作用机理是当漏极加大电压 时，漏衬结反向偏压很大时，势垒区中的电场很强，在势垒区内的电子和空穴由 于受到强电场的作用产生漂移，具有很大的动能，他们与势垒区内的晶格原子发 生碰撞时，能把价键上的电子碰撞出来，成为导电的电子，同时产生一个空穴， 生成电子一空穴对。如此继续下去，载流子就大量增加，这种载流子的增长模式称 为载流子的雪崩倍增效应。由于倍增效应的影响，势垒区短时间内产生大量的载 流子，并使反向电流迅速增大。而漏雪崩热载流子主要是由m o s f e t 漏端强电场 导致的雪崩效应引起的。雪崩过程中电子从电场获得足够多的能量，经碰撞离化 后产生电子一空穴对，雪崩热电子和热空穴会同时注入到栅氧化层中，从而形成栅 电流。 第二种注入机制是三代热电子注入( t h e ) 。t h e 是由碰撞离化产生的衬底空穴 1 2数模混合集成电路中e s d 的特性研究与设计 电流的二次碰撞离化产生的三代电子。漏端附加的雪崩过程形成了衬底空穴电流， 该空穴电流在衬底区又通过碰撞离化形成三代电子一空穴对，这些三代电子会如同 衬底热电子( s h e ) 一样被注入到栅氧化层中，在栅氧化层较薄、沟道较短的 m o s f e t 中，t h e 注入效应特别的严重。 第三种注入机制是直接隧穿注入。其注入原理是小尺寸的m o s 器件有非常薄 的栅氧化层( 通常小于5 r i m ) ，直接隧穿导致的电子注入会导致器件特性的退化，对 超深亚微米m o s f e t 的研究来说，直接隧穿是一个重要的电子注入机制。 3 3 2 界面陷阱 界面陷阱是指存在于研一研a 界面处而能量位于禁带中的一些分立的或是连 续的能级或是电子状态。由于半导体表面处晶格周期性的中断，在半导体禁带中 将存在着密度很高的局部能级，这就是所谓的表面态，又称为表面能级或是局部 态。理论上预计，每个原子表面有一个表面态，在研一q 表面上的表面态少于硅 自由表面上的表面态数目。为了区别于硅自由表面上的表面态，称研一& q 表面界 面上的表面态为界面态或者界面陷阱q ，。界面陷阱具有以下特点： 1 由于界面陷阱是界面处禁带中的能级，而且很容易和硅交换电荷，所以起表 面复合中心的作用，因而界面陷阱对表面复合起决定性的影响； 2 当表面电势k 变化时，费米能级e ，与表面能级相对位置变化，界面陷阱中 电子填充情况也发生变化，这将引起界面陷阱电荷的变化。如在n m o s f e t 中， 当栅压大于阈值电压时，p 型的硅表面出现反型状态，这时表面处能级就向下弯曲， 一部分界面陷阱将被电子占据，界面陷阱带负电，负电荷削弱了反型层中的电子 浓度和能带弯曲的程度，总的来说界面陷阱对外加偏压起了屏蔽作用。因此栅电 极必须增大正电压，以补偿这部分附加的负电荷，即相当于增大了阈值电压。 3 3 3 氧化层陷阱 氧化层陷阱与界面陷阱不同，它不仅位于界面附近，而且还位于熨口体内较深 处，其存在与a 中的缺陷和杂质有关。由于它不容易与& 表面交换电荷，所以 通常是不带电的，仅当电子或空穴注入或隧穿进入氧化层中且被空穴陷阱俘获时， 才显电性。氧化层陷阱可以分为两大类：氧化层电子陷阱与氧化层空穴陷阱。在 不同类型的载流子( 电子或空穴) 注入条件下，它们分别可以俘获电子和空穴。电子 和空穴的陷落都会导致m o s f e t 特性的退化，最终造成氧化层的击穿。 第三章e s d 的损伤机理与特性 3 2 损伤对氧化层完整性的影响 随着v l s i 工艺技术的进步，m o s f e t 器件尺寸和栅氧化层厚度不断减少，但 电源电压却未能随器件尺寸同比例减少。m o s f e t 的氧化层越来越薄，氧化层电 场变得越来越高，i om o s 器件更易受到外部环境中e s d e o s 的破坏。c m o s 器 件等比例缩小在e s d e o s 事件中对m o s 器件超薄氧化层完整性会带来巨大的影 响。本节将重点介绍损伤对氧化层完整性的影响。 3 2 1 氧化层陷阱对氧化层完整性的影响 一些研究认为【1 5 】【1 8 】：当g g n m o s f e t 偏置到s n a p b a c k 状态下时，漏雪崩效 应产生的热空穴可以注入漏端栅氧化层，在这个过程中空穴注入可以产生氧化层 陷阱( d ，) 和界面态( m ) ，这将引起器件特性的退化。氧化层越薄，l ，的退化就越 大。这是因为氧化层越薄，在相同的应力下器件漏端栅漏交迭区上的氧化层电场 越大，导致更多的氧化层陷阱和界面态产生【l 9 1 。 为了更好的理解s n a p b a c k 应力下栅氧化层退化的物理机制，必须认清d ，和 m ，的产生和他们对氧化层完整性的影响。为了达到这个目的，对未加应力和 s n a p b a c k 应力后的n m o s f e t 进行斜坡电压绝缘层击穿测试。图3 1 为n m o s f e t 的q 。与s n a p b a c k 应力后不同的，。，退化的关系曲线。 6 0 o4 0 奇 2 0 o 1 0 5 石、 吕 逭 埘善 010 2 03 04 0 5 06 07 0 心“l h 心| 图3 。1s n a p b a c k 应力器件归一下s i l c 和击穿电荷( 锄) 与l ，退化的关系 另外一些研究【2 0 】发现高电场应力中超薄栅氧化层中会产生中性电子陷阱。 s i l c ( s t r e s si n d u c e dl e a k a g ec u r r e n t 应力引起的泄漏电流) 可以由电子经由产生的 1 4数模混合集成电路中e s d 的特性研究与设计 中性电子陷阱隧穿通过氧化层来解释，它的两个物理过程如图3 2 所示。首先电子 隧穿到氧化层内的电子陷阱，然后电子再从电子陷阱隧穿到氧化层导带或直接隧 穿到阳极。s i l c 是氧化层陷阱引起的陷阱辅助的隧穿电流的总和。许多研究小组 的研究结果发现：s i l c 直接与m o s f e t 栅氧化层陷阱密度有关，且认为使用应力 之前的初始，栅泄漏电流归一化的s i l c 与氧化层陷阱密度成正比，s i l c 随 s n a p b a c k 应力产生的陷阱密度的变化可由公式( 3 1 ) 表示。 图3 2m o s f e t 栅氧化层s i l c 垃：z , ( o - z g o 坐生( 3 - 1 ) i pi g o z t + f 2 。 通过对公式的计算和研究，可以将s i l c 随屹哪，。变化分为两个阶段：在 s i l c 随虬删，。变化的第一个阶段，s i l c 有很小的变化。它意味这s n a p b a c k 应力产生的栅氧化层陷阱在这个阶段是很少量的，在这个阶段界面态m ，引起的退 化是最主要的，m 的增加引起匕，退化。在第二个阶段，s i l c 随着退化速度 ( 虬甜乞，。) 增加，说明这个阶段s n a p b a c k 应力会产生大量氧化层陷阱o ，。说明 第二个阶段由于m ，的大量增加，氧化层陷阱引起的退化已经成为了m o s f e t 氧 化层退化主要因素。 从上面的讨论可知，s n a p b a c k 应力引起的氧化层陷阱可以极大的改变栅氧化 层击穿特性，加速击穿特性，加快击穿的发生，但是界面态对氧化层击穿特性影 响较小。在s n a p b a c k 应力的初始