（微电子学与固体电子学专业论文）深亚微米eopdh专用集成电路的设计与实现.pdf

深亚微米e o p d h 专用集成电路的设计与实现 摘要 本论文主要阐述了一款准同步数字系列( p d h ) 传输系统中l6 路e 1e o p d h 转 换器( e t h e r n e to v e rp d h ) 芯片的a s i c 设计过程。论文首先简要地介绍了a s i c 的一些基本概念和设计流程，并以e o p d h 为载体，讨论了其有利于综合的模块划 分和可测性的系统结构设计，然后详细地介绍和讨论了综合过程中相关约束文 件的设置。 本文对芯片的验证作了细致的研究，包括静态时序分析、形式化验证和动 态仿真验证。在动态验证过程中，采用了层次化的测试平台架构以及单元模块 验证和系统级验证的层次化验证策略。在静态验证过程中，采用了渐进式验证、 静态验证与动态仿真协同验证的验证原则。e o p d h 的静态验证不但快速有效的检 验了设计的性能与功能，通过验证分析，还对设计的优化提出了很多改进意见， 确保了芯片的成功。 目前，e o p d h 专用控制芯片己经在f u j i t s u0 1 8 岫c m o s 工艺，五层金属工 艺的生产线上投片生产，并且实测结果表明e o p d h 的设计是成功的，满足性能要 求。 关键词：专用集成电路逻辑综合静态时序分析形式化验证 a s i cd e s i g na n di m p l e m e n t a t i o no fe o p d h i nd e e ps u b m i c r o nt e c h n o l o g y a b s t r a c t i nt h i sp a p e r ，i tm a i n l yi n t r o d u c e st h ea p p l i c a t i o ns p e c i f i ci n t e g r a t e dc i r c u i t t o p - d o w nd e s i g nf l o wi nt h ed e s i g no f16e1e o p d hu s e di np d hs y s t e m f i r s t ，i t p r e s e n t ss o m eb a s i cc o n c e p t so ft h ea s i cb r i e f l y ，a n dd i s c u s s e st h ea r c h i t e c t u r e d e s i g nw h i c hb e n e f i t ss y n t h e s i sa n dt e s t a b i l i t y a n dt h e n ，ad e t a i l e dd e s c r i p t i o no f h o wt o s e tc o n s t r a i n ts c r i p t so ne o p d hi nt h es y n t h e s i sf l o wb yu s i n gt h ed e s i g n c o m p i l e rt o o li sg i v e n b e s i d e s ，e o p d ha s i cv e r i f i c a t i o ni sa l s os t u d i e dp a r t i c u l a r l yi nt h ep a p e r ， i n c l u d i n gd y n a m i cs i m u l a t i o n ，s t a t i ct i m i n ga n a l y s i s a n df o r m a lv e r i f i c a t i o n d y n a m i cs i m u l a t i o ni sd i v i d e di n t om o d u l ev e r i f i c a t i o na n ds y s t e mv e r i f i c a t i o ni n t h eh i e r a r c h i c a lt e s t b e n c hp l a t f o r m f u r t h e r m o r e ，t w op r i n c i p l e s ，w h i c hi n c l u d e s s t e p - b y - - s t e pv e r i f i c a t i o na n ds t a t i c d y n a m i cc o - - v e r i f i c a t i o na r es u g g e s t e di ns t a t i c v e r i f i c a t i o no fe o p d h b yu s i n gs u c hv e r i f i c a t i o nm e t h o d o l o g i e s ，w ec a nn o to n l y v e r i f yt h ef u n c t i o na n dp e r f o r m a n c eo fa s i cd e s i g nf a s ta n de f f e c t i v e l y ，b u ta l s o g i v es o m eu s e f u la d v i c ef o rt h eo p t i m i z a t i o no fd e s i g n ，a n de n s u r et h es u c c e s so f e o p d h n o w ，t h ec o n t r o l l i n gc h i po fe o p d hh a sb e e nm a d ei nf u ji t s u ，w h o s ec h a r a c t e r s i z ei s 0 18 ma n dw h i c hu s e sf i v em e t a lr o u t i n gl a y e r s t e s t i n gr e s u l t ss h o wt h a t e o p d hw o r k sp r o p e r l ya n dt h er e q u i r e m e n t so fs p e ca r ew e l lm e t k e y w o r d s ：a s i c ；l o g i cs y n t h e s i s ；s t a t i ct i m i n ga n a l y s i s ( s t a ) ；f o r m a l v e r i f i c a t i o n 插图清单 图1 1a s i c 设计方法分类2 图1 2a s i c 设计流程_ 5 图2 1e o p d h 转换器芯片结构7 图2 2 环回示意图8 图2 3e o p d h 和交换芯片的连接关系9 图2 4g f p 帧格式1 0 图2 5s d r a m 接口的连接1 2 图2 - 6 芯片模块划分层次图1 3 图2 7 顶层模块的结构1 3 图2 8 寄存器锁存输出的子模块结构1 4 图3 1 综合流程图1 7 图3 2 综合流程18 图3 3 延时与工作环境的关系2 0 图3 4 线负载模型的模式2 l 图3 5e o p d h 时钟结构图一2 3 图3 - 6 端口延时2 4 图3 7 综合的约束违例报告2 7 图4 1e o p d h 软硬件验证平台2 8 图4 2e o p d h 设计中的静态验证流程3 0 图4 3e o p d h 芯片的静态时序分析流程3 1 图4 4 静态时序分析典型路径3 2 图4 5 静态时序分析路径一3 2 图4 - 6 延时计算3 3 图4 7p r e 1 a y o u t 阶段数据建立时间的静态时序报告3 6 图4 8p o s t 1 a y o u t 后数据建立时间的静态时序报告3 7 图4 - 9p o s t 1 a y o u t 后数据保持时间的静态时序报告：3 8 图4 1 0 形式验证流程3 9 图4 1 1 形式验证的比较点4 0 图4 1 2e o p d h 的形式化验证结果4 0 图4 1 3b f m 的概念j 4 1 图4 1 4t b 的架构一4 2 表格清单 表1 1 集成电路技术的发展情况和展望1 表2 1 以太网帧格式9 表2 2g f p 字段说明1 0 表2 3e o p d h 支持的工作模式1 1 表4 1e o p d h 芯片的静态时序分析结果3 8 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。据 我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的 研究成果，也不包含为获得 金壁王些太堂 或其他教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢 意。 糊姗躲廖霉和期：研掣，日 学位论文版权使用授权书 本学位论文作者完全了解盒月垦王些态堂有关保留、使用学位论文的规定，有权保留并 向国家有关部门或机构送交论文的复印件和磁盘，允许论文被查阅和借阅。本人授权世 王些太堂可以将学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩 印或扫描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后适用本授权书) 学位敝作者戳：廖 军扣 、j - 签字日期：汐矽年牛月，日 | 学位论文作者毕业后去向： 工作单位： 通讯地址： 导师签名： 签字日期妒产吵月t 日 电话； 邮编： 致谢 首先我要感谢我的导师叶兵教授，在我攻读研究生期间给予我的悉心指导 和关心。叶老师始终注重对我各方面能力的培养，他的渊博知识、严谨治学态 度、刻苦钻研的科研精神以及亲切和蔼的态度、善良正直的品质使我敬佩。 感谢北京润光泰力科技发展有限公司i c 部的所有同事，在持续一年多的实 习工作中给予我了最大可能的帮助，尤其感谢芯片组中的李明和李鹏程在芯片 开发中所做的大量工作。感谢北京润光泰力科技发展有限公司i c 部的所有同仁 对于我完成论文的关心和支持。 感谢我的同学高盼盼、唐海霞、李艳，他们陪我度过了美好的研究生生活。 感谢我的家人，对我生活和精神上的鼓励和支持! 感谢所有关心、支持和帮助过我的老师、同学和朋友们! 作者：廖军和 日期：2 0 0 9 年3 月 第一章绪论 1 1 集成电路的发展 自从1 9 5 8 年美国德克萨斯仪器公司( t i ) 发明第一块集成电路( i c ) 到现在， 在短短的5 0 年中，集成电路技术已经经历了小规模集成电路( s s i ) 、中规模集成 ( m s i ) 、大规模集成( l s i ) 、超大规模集成( v l s l ) ，而达到了现在的特大规模集 成( u l s i ) 的水平。在集成电路工业界，被用来评价集成电路技术的发展水平通 常是特征尺寸( f e a t u r es i z e ) 、硅圆晶片的直径和动态随机存储器( d r a m ) 的存储 量。而多年来集成电路的增长速度基本上遵循着m o o r e 定律，即集成电路芯片 上的晶体管数量每1 8 个月将增加一倍，特征尺寸缩小2 倍【。表1 1 列出了从 19 9 5 年至u 2 0 1 0 年集成电路技术的发展情况和展望【2 1 。从中可以清晰的看出，芯 片的集成度大约每3 年增加2 倍，d r a m 存储容量比逻辑密度增长速度略快些。 表卜1 集成电路技术的发展情况和展望 年代 1 9 9 51 9 9 82 0 0 12 0 0 42 0 0 72 0 1 0 特征尺寸( 帅) 0 3 50 2 5o 1 8o 1 30 1 00 0 7 d r a m 容量( 位芯片) 6 4 m2 5 6 gi g4 g1 6 g6 4 g 微处理器尺寸( m m 2 ) 2 5 03 0 03 6 04 3 05 2 06 2 0 d r a m 尺寸( i l l l m 2 ) 1 9 02 8 04 2 06 4 09 6 01 4 0 0 逻辑电路晶体管密度( 晶体管数 4 m7 m1 3 m2 5 m5 0 m9 0 m c m 2 ) 高速缓冲器( 位c m 2 ) 2 m6 m2 0 m5 0 m1 0 0 m3 0 0 m 最大硅圆晶片尺寸( r a m ) 2 0 02 0 03 0 03 0 04 0 04 0 0 在集成电路的发展历程中，i c 产业结构也经历了三次重大的分工，从而极 大的推动了集成电路技术的发展。 最初i c 企业要自己负责电路设计、制造以及工艺设备和c a d 设备的制作和 使用。2 0 世纪7 0 年代，工艺设备和c a d 设备渐渐被分离出来；到了2 0 世纪8 0 年 代，随着工艺的发展以及制作费用的昂贵，很多设计公司将生产交给专门的公 司负责，所以半导体公司又被细分为代工厂和专门负责设计的d e s i g nh o u s e ； 最近一次分工是在2 0 世纪9 0 年代末，由于系统设计概念的提出，越来越多的大 规模设计采用了系统集成的架构，促成了设计产业中的系统设计和i p 设计的分 工。目前，芯片设计除了向更大规模、更高工艺技术的方向发展外，还有两个明 显的发展特征和趋势：一是向i p 内核方向的发展，一是向系统集成芯片技术方向 发展。 1 2 专用集成电路的定义和特点 a s l c 全称a p p l i c a t i o ns p e c i f i ci n t e g a t e dc i r c u i t ，即专用集成电路，指为某 个专门应用制造的集成电路，区别于标准逻辑电路、通用存储器及通用微处理 器等的电路【3 j 。采用a s i c 设计方法，个复杂的数字系统只要一片或数片专用 芯片即可实现，制成的设备有以下很多优点。 用a s i c 来设计和改造电子产品可以大幅度地减小印刷电路板的面积和 接插件，降低装配和调试费用，从而降低产品的综合成本。 提高产品的保密程度和竞争能力，维护设计者i p 权力。 提高电子产品的工作速度。a s i c 芯片内部很短的互连线能大大缩短延迟 时间，且芯片内部不易受外界干扰，对提高系统运行速度非常有利。 提高产品的可靠性。采用a s i c 后，可以大幅度减少焊点和接插件数目， 系统的可靠性可以大幅度提高。 降低电子产品的功耗。由于a s i c 内部电路尺寸很小，互连线短、分布电 容小，驱动电路的功耗可以大大降低；另外由于芯片内部受外界干扰很小，可 以使用比较低的工作电压以降低功耗。 大大减小电子产品的体积重量。 a s i c 大致可分为数字a s i c 、模拟a s i c 和数模混合，本文主要论述数字电 路的a s i c 设计。 1 2 1 专用集成电路的设计方法 集成电路的设计方法根据版图结构及制造方法分类可以分为半定制设计 和全定制设计【4 1 ( 如图1 1 ) ，其中半定制设计又可细分为门阵列设计、标准单元 设计以及可编程逻辑器件法。 图卜la s i c 设计方法分类 下面简要的介绍一下全定制电路和半定制电路， 全定制集成电路设计中，设计人员将设计若干个或所有的逻辑单元、电路 以及相应的a s i c 版图，即设计人员不使用已测试通过和预定特性的单元去进行 全部或部分设计。初期的i c 设计大都采用全定制的设计方法，但随着芯片集成 度的提高，晶体管数目不断增加，元件之间的互连、版图的布局、布线以及半 导体工艺技术的进步，其难度和复杂度绝非人工设计可以胜任的。由于这些原 因，现在全定制设计的i c 越来越少了，但某些i c 设计领域仍然由全定制设计， 它包括：模拟电路、射频电路、采用双极型工艺的电路、库单元、规则电路( 如 2 r a m ，r o m 等) 和小规模大批量生产的电路以及特殊要求( 如锁相环和时钟缓冲 器) 的高质量的布图设计等。这些专门的全定s u i c 常为特殊应用而设计，所以称 其为全定制a s i c 。值得一提的是，虽然全定制设计的i c 越来越少了，由于市场 的需要，模数混合的a s i c 全定制设计仍然在增长。 半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期， 降低设计成本，提高设计正确率。半定制法按逻辑实现的方式的不同，可再分 为门阵列法、标准单元法和可编程逻辑器件法。 门阵列( g a t e a r r a y ) a s i c 设计中，晶体管在硅圆片上是预先确定的。门阵列 上预先确定的晶体管图案即为基本阵列，基本单元由最小单元( 有时也称为基元) 重复排列组成。只有上面几层用做晶体管之间互连的金属层由设计人员用全定 制掩膜方式确定。基于门阵列的a s i c 设计就是根据给定的一个设计网表及电路 性能要求，把网表的逻辑门分配到各个阵列单元中去，并按设计规划实现10 0 的互连，使电路性能达到要求。与全定制a s i c 或基于标准单元的a s i c 相比，采 用基于门阵列的a s i c 流片时间可以减少到几天到两周。 标准单元法( s t a n d a r dc e l l ) 必须预建完善的版图单元库，库中包括以物理版 图级表达的各种电路元件和电路模块“标准单元”，可供用户调用以设计不同的 芯片。这些单元的逻辑功能、电性能及几何设计规则等都已经过分析和验证。 与门阵列单元不同的是，标准单元的物理版图将从最低层至最高层的各种版图 设计图形都包括在内。在设计布图时，从单元库中调出标准单元进行排列，行 与行之间留有布线通道，同行或相邻行的单元相连可通过单元行的上下通道完 成。各行单元之间的垂直方向互连则必须借用实现预留在“标准单元”内部的走 线道或在两单元间设置的“走线道单元”或“空单元”来完成连接。 门阵列或标准单元设计a s i c 共存的缺点是无法避免冗杂繁复的i c $ u 造后 向流程，而且与i c 设计工艺紧密相关，最终的设计也需要集成电路制造厂家来 完成，一旦设计有误，将导致巨大的损失。另外还有设计周期长、基础投入大、 更新换代难等方面的缺陷。 可编程逻辑器件法是用可编程逻辑器件设计用户定制的数字电路系统，比 如近年来发展迅速的f p g a 设计技术。可编程逻辑器件技术实质上是门阵列及标 准单元设计技术的延伸和发展。可编程逻辑器件是一种半定制的逻辑芯片，但 与门阵列法、标准单元法不同，芯片内的硬件资源和连线资源是由厂家预先制 定好的，可以方便地通过下载获得重新配置。这样，用户就可以借助e d a 软件 和编程器在实验室或车间中自行进行设计、编程或电路更新。可编程逻辑器件 法的主要缺点是性能和设计密度较低。 由于e o p d h 专用控制芯片是基于标准单元设计的，在1 2 2 节将对基于标准 单元的专用集成电路设计作个较为详细的介绍。 3 1 2 2 专用集成电路的设计流程 a s i c 设计不同于一般的板级电路设计，由于流片的投资大( 一次预投高达 百万美圆) 、复杂度高，不可修复，因此系统地设计a s i c 芯片的目的是为了尽 可能得出正确设计，并且使设计没有严重缺陷，能够进行生产制造。完整的a s i c 设计是一个复杂的过程，基本的a s i c 设计流程( 图i - 2 ) 括【5 1 。 1 设计规范 设计流程从己写出的设计规范开始。设计规范文件是包括功能、定时、硅 面积、功耗、可测性、故障覆盖率以及决定其他设计准则的一个详细说明书。 2 设计划分 设计a s i c 电路的方法中，需要把大型电路划分形成一个构造体 ( a r c h i t e c t u r e ) ，也就是由许多相互关联的功能单元组成的一个配置，这样就可以 用行为模型对每个功能单元的功能特性进行描述。划分的过程就是把一个复杂 设计逐渐划分成较小而且较为简单的功能单元，这样一个过程通常被称为自顶 而下( t o p d o w n ) 的设计方法。 3 编写代码和功能仿真与验证 首先是使用h d l 语言进行电路描述，写出可综合的代码。然后用仿真工具 作前仿真，对理想状况下的功能进行验证。这一步可以使用v h d l 或v e r i l o g 作 为工作语言编写代码和t e s t b e n c h ，使用s y n o p s y s 的v s s ( f o rv h d l ) 、v c s ( f o r v e r i l o g ) 或m e n t o r 公司的m o d e l s i m 做功能仿真与验证。 4 逻辑综合 功能仿真通过以后，使用综合工具将行为级描述转化为结构化的门级网 表，门级网表由a s i c 库中的基本单元组成；综合过程可能需要多次迭代，因为 综合过程受延时、面积和功耗的影响。目前业界使用最广泛的综合工具是 s y n o p s y s 的d e s i g nc o m p i l e r 。 5 形式验证( r t l t o g a t e ) 验证综合后网表的功能是否与r t l 级硬件描述语言等价，这一步既可以采 用动态仿真，也可以使用形式化验证技术。对于一个超大规模设计，后者更节 约时间。目前最著名的形式验证工具是s y n o p s y s 的f o r m a l i t y 。 6 静态时序分析( p r e 1 a y o u t ) 静态时序分析的特点是可以分析所有的时序路径，运行速度快，占用内存 很少，而且不依赖激励，适合进行较大设计的验证。由于此时还没有版图后精 确的延时信息，这一阶段主要是采用线载模型估计连线延时。目前最著名的静 态时序分析工具是s y n o p s y s 的p r i m e t i m e 。 7 门级仿真 主要仿真综合后的门级网表。验证综合转换是否正确，对于成熟的工具， 这一般不成问题，但工具中存在的不可避免的错误也许未被发现，尤其是当用 4 户使用以前未使用过的编程风格时有可能出现综合结果跟行为描述不一致。这 一步也可以使用形式化验证技术确保功能正确。 设计规范 设计划分 编写r t l 级代码 功能仿真与验证 逻辑综合 形式验证 r t l t o ga t e 静态时t 序分析 p r e 1 a y o u t 门级仿真 自动布局布线 形式验证 ga t e t o ga t e 静态时序分析 p o s t 1 a y o u t 版图物理验证 ( d r c ，l v s ，e r c 晶体管级后仿真 图卜2a s i c 设计流程 8 自动布局布线 a s i c 设计中的自动布局布线就是将设计单元排放在晶片上，并且连接信号 线。在基于标准单元的设计工艺上，需要将各个设计单元整合在一起，形成一 个能把逻辑门电路刻制在硅晶片上的完整掩膜板。首先要确定整个芯片的顶层 规划( f l o o r p l a n ) ，通常需要考虑芯片面积、p a d 位置、电源方案、引脚位置；然 后由工具完成自动布局，将电路各单元按照时序的要求摆放到合适的位置，最 后是时钟树综合和布线，初步完成电路的物理设计。 9 形式验证( g a t e t o g a t e ) 这一阶段主要验证布局布线后的版图电路与综合后网表的功能是否等价。 7 l o 静态时序分析( p o s t 1 a y o u t ) 基本方法和p r e 1 a y o u t 阶段的静态时序分析类似，区别在于：1 ) 此时时序路 径已经引入了连线延时，因此路径延时更加准确。2 ) 由于时钟树的综合己经完 成，时钟信号的属性( d e l a y ，s k e w ，t r a n s i t i o n ) 是经过时钟树计算出来的，使得静 态时序分析的时钟信号更加贴近芯片实际工作的时钟信号。 l1 版图物理验证 由自动布局布线工具完成的版图并不能保证完全正确，版图物理验证就是 对版图进行校验，作为a s i c 设计过程的一部分，常用的校验有设计规则的检查 ( d r c ) 、电气规则的检查( e r c ) 和逻辑版图对照( l v s ) 的检查。d r c 检查版图是 否满足工艺上各层次的设计规则；e r c 主要检查电源、地的连接是否正常；l v s 5 检查版图的连接是否符合电路的逻辑功能。版图物理验证方面，各大e d a 厂商 都有相应的工具，但作为工业标准和f o u n d r y 公认的验证工具是m e n t o rg r a p h i c 公司的c a l i b r e 。 1 2 后仿真 完成寄生参数提取过程后，软件工具可以生成一个s d f 延迟文件，通过后 仿真工具可以实现验证平台和最终网表的混合仿真，考察在增加准确的连线寄 生参数后，电路功能是否仍然满足设计要求。验证通过后就可以制版、流片了。 1 3 本文的主要研究工作和内容安排 本文的主要研究工作都围绕e o p d h 集成芯片的设计和验证展开的，工作的 重点放在综合、静态时序分析和动态仿真验证上，相关的研究成果已经通过一 次性流片成功，在硅片上得到了实践验证。 本文的各章内容安排如下： 论文的第一章绪论部分简单介绍集成电路发展史、专用集成电路的一些基 本概念、专用集成电路设计方法学，还讨论了基于标准单元的a s i c 设计及其设 计流程。 第二章根据e o p d h 的设计要求，介绍e o p d h 的系统结构，功能模块的划分， 各个模块的功能描述和e o p d h 的有利于综合和可测性设计的结构特点。 第三章介绍了从r t l 级硬件描述语言到网表转换的相关逻辑综合的理论 知识，比如转换、优化和映射等，并详细介绍了e o p d h 的综合约束和设计优化 等整个综合过程。 第四章主要讨论了e o p d h 专用控制芯片的相关验证。在介绍e o p d h 的软硬 件验证平台的基础上，重点研究了软件验证平台，包括应用静态时序分析对 e o p d h 的时序进行验证，应用形式化验证技术对功能进行验证以及进行动态仿 真验证。在动态仿真验证过程中，采用了层次化的测试平台架构以及单元模块 验证和系统级验证的层次化验证策略。通过将动态验证和静态时序分析、形式 化验证结合起来，从而得到正确的结果。 最后，总结了论文的研究工作和研究成果，并展望后续工作需要发展和努 力的方向。 6 第二章e o p d h 专用控制芯片的前端设计 2 1 概述 随着电信传输网数据业务的迅速增加，传统的单e l 转换器以及市场上的 私有协议转换器已经逐渐不能适应其发展需求，取而代之的是开发符合国际标 准并能灵活配置带宽的多e 1 协议转换器。 e o p d h 专用控制芯片是为实现通过多路e 1 传输以太网数据而设计的芯 片，它支持l 路以太网数据到1 1 6 路e 1 的转换。该芯片可以实现灵活的带 宽控制，在以太网数据不丢失的情况下实现传输带宽的增加或减少；同时还支 持很高的e l 线路延时差，支持跟踪e 1 定时，可以适应各种复杂的传输网络。 常用于实现以太网到e 1 传输的网桥设备。 该芯片在各层处理上均采用国际标准协议，可以和其他公司遵循同样标准 的产品对通。 2 2 功能描述及各模块功能设计 2 2 1 功能框图 图2 一le o p d h 转换器芯片结构 如图2 1 是e o p d h 转换器芯片功能框图。e o p d h 主要由e 1 模块、虚级 联模块、g f p 封装模块、以太网模块、缓存控制模块、处理器接口模块等构成。 e 1 模块完成e 1 的成帧解帧及线路编解码的功能；虚级联模块负责多个 e 1 通道合并成一个通道；以太网模块负责以太网帧的发送与接收；g f p 模块负 责以太网帧到数据流的适配；缓存控制模块负责协调各模块对外部缓存的读写 操作。 从以太网接收到线路发送方向的数据流如下：以太网模块将接收到以太网 帧放入外部缓存中，根据先进先出原则从缓存中取出以太网帧，送给g f p 封装 模块；g f p 封装模块将以太网帧加上封装开销，形成组数据流；虚级联模块将 7 组数据流分成多个支路数据流，送给不同的e 1 通道；e 1 成帧模块将支路数据 流加上开销，形成e 1 帧，然后发送到线路上。 从线路接收到以太网发送方向的数据流如下：e l 解帧模块处理e 1 帧，将 其中的载荷( 支路数据流) 送给虚级联模块；虚级联接收模块将支路数据流送 入外部缓存中，进行延时差补偿并重新组装，形成组数据流；g f p 解封装模块 负责从组数据流中提取以太网帧，送给以太网发送模块；以太网发送模块将以 太网帧发送出去。 2 2 2e 1 模块 e 1 模块包括线路接口模块、成帧解帧器( f r a m e r d e f r a m e r ) 、s a 比 特处理模块。其中线路接口单元提供n r z h d b 3 两种线路编码。在h d b 3 模式 下，发送侧进行h d b 3 编码，接收侧进行时钟数据恢复( c d r ) 及h d b 3 解码， 同时提供l o s ( 信号消失告警) 、a i s ( 告警指示信号) 、c v ( 编码违例) 等告警。 成帧器按照i t u tg 7 0 4 的标准组成e 1 的c r c 复帧结构。解帧器进行解 帧，提供l o f ( 帧失步告警) 、l o m f ( c r c 复帧失步) 、c r c _ e r r ( c r c 校验错告 警) 、r d i ( 远端缺陷指示) 等告警，同时提供误码统计。 另外，e 1 的帧结构提供了5 个备用比特，组成s a 比特处理模块，可以用 于传输用户信息。芯片对每个s a 比特提供了两种使用模式：h d l c 模式、字 节模式，可通过寄存器进行配置。利用s a 比特提供本地远端之间的网管通道， 便于处理器之间通信。 为了便于对e 1 接口性能的测试，设计还支持e 1 线路侧环回功能。环回点 见功能框图2 2 。e o p d h 的e 1 接口提供了两种向e 1 线路侧的单向环回控制： 管脚环回、抖动容限测试环回。 o 目- l p o 目l p o mm 羽l _ l o o p o o p _ m o t 3 ：，； 图2 - 2 环回示意图 管脚环回模式下，从e 1 输入管脚( e 1 p i e 1 n i ) 输入的信号直接从输出管脚 ( e l p o e 1 n o ) 输出，同时从e 1 输入管脚( e l p i e 1 n i ) 输入的信号也送入h d b 3 解码器和e 1 解帧器。管脚环回主要用于测试e 1 接口o 邕路( e 1l i u ) 是否正常。 抖动容限测试环回模式下，从e 1 输入管脚( e lp i e 1 n i ) 输入的信号经过 8 h d b 3 解码器解码后才开始环回，经过h d b 3 编码器编码，从e 1 p o e 1 n o 管 脚输出。抖动容限测试环回模式下信号经过h d b 3 解码器h d b 3 编码器，因此 可用于测试设备e 1 接口的抖动容限。 2 2 3 以太网模块 以太网模块的功能是处理以太网m a c 层数据，并负责以太网帧的发送与 接收。它工作在l0 0 m 全双工模式下，提供标准m i i 接口，符合i e e e8 0 2 3 协 议。太网帧格式如表2 1 所示。 表2 1 以太网帧格式 空闲( 字节b ) 前导码 定界符 目的m a c源m a c 类型长度数据内容校验和 最少1 2 b0 b - 7 b ( 5 5 )1 b ( d 5 ) 6 b6 b2 b4 b 以太网模块由发送模块m t b l k 、接收模块m r b l k 组成的。其中m r b l k 完成接收方向的帧校验、超长超短帧的检测以及实现将从p h y 芯片接收到的 m i i 数据转换为内部接口格式：m t b l k 完成数据帧f c s 校验、后退机制的处理、 发送帧数据内容与管理信息并提供发送时钟使能信号。 e o p d h 工作在p h y 模式，负责提供收发方向的时钟，需和交换芯片配合使 用。e o p d h 的m i i 接口信号与交换芯片的管脚连接关系如图2 3 所示： e o p d h s w i r e h r xc i k of xc n 【i r xd v o3 xd v i r x _ d o ( 3m ) r x _ d i ( 3 ：o ) 饥c l k o o 【c l b i xe n i臼c o t xd i ( 3 ：o ) t x _ d o ( 3 ：o ) c i 翟i c o i l r xe 1 1 1 图2 3e o p i ) h 和交换芯片的连接关系 2 2 4g f p 处理模块 g f p ( 通用成帧程序) 为适配传送网上来自高层客户信号的业务流提供一种 通用的机制。客户信号可能是面向p d u 的( 例如i p p p p 或以太网m a c 帧) 或面向 块编码的固定比特率数据流( 例如光纤通道或e s c o n s b c o n ) 。与上两种客户信 号对应的适配模式分别是帧映射的g f p ( g f p f ) 和透明g f p ( g f p - t ) 】。 本设计采用的是i t ug 7 0 4 1 定义的标准封装协议g f p f 协议，它将来自高 层的、八比特组定位的、可变长度净荷，以字节为单位，相继映射到同步字节 通道中去。映射过程如图2 4 所示，以太网帧( 不包括前导码、定界符) 被封装到 9 一个g f p 帧中，各字段含义如下表2 2 所示。其中g f p 帧中的f c s 校验字、g f p 扩展头( g f pe x t e n s i o nh d r ) 为可选字段。 o c t e t s 7 l 6 6 2 p r e a m b l e s f d d e s t i n a t i o na d d r e s s s o u r c ea d d r e s s l e n g t h t y p e m a cc l i e n td a t a p a d f c s o c t e t s 2 2 2 2 4 g f pf r a m c p u c h e c t y p e t h e c g f pe x t e r m i o nh d r g f p p a y l o a d g f pf c s 图2 4g f p 帧格式 表2 2g f p 字段说明 内容可配置 可选 可选 净荷长度指示符，指示g f p 帧的长度，是从t y p e 字端至t j g f pf c s 全部载荷 p l i 区的字节数( 包括t y p e 和g f pf c s ) ； 核, l , h e c ，是对p l i 进行c r c 一1 6 运算后的结果；p l i 与c h e c 组成的帧头数 c h e c 据需要经过与o x b 6 a b 3 1 e 0 进行异或运算，实现扰码： 净荷类型识别符，3 比特，用于指定g f p 帧的服务类型。现在定义了两种 p t i 帧，数据帧( p t i = 0 0 0 ) 和管理帧( p t i = 1 0 0 ) ； 净荷f c s 指示符，1 比特，用于指定是否使用开销f c s 字节，p f i = i 表示使 p f i 用该字节； t y p e 扩展的报头识别符，4 比特，用于指定扩展头的类型；现定义了3 种扩展 e x i 头，“0 0 0 0 ”表示扩展头为空；“0 0 0 1 ”表示它为线性帧；“0 0 1 0 ”表 示它为环形帧，标准尚未详细定义。 u p i 用户净荷识别符，8 比特，用于指定数据帧或管理帧里的数据类型。 t h e c 类型h e c ，2 字节，是对t y p e 两个字节的c r c 一1 6 校验结果。 g f p g f p 帧扩展头，协议现定义了三种g f p 帧扩展头，类型由e x i 指示本 e x t e n s i o n 模块支持e x i = “0 0 0 0 ”( 空扩展头) 和e x i = “0 0 0 1 ”( 线性扩展头) 。 h d r 空扩展头是该字段为空：线性扩展头该字段有4 个字节组成。 g f p 帧的有效载荷，在这里承载的是从m a c 目的地址到以太网帧校验的 g f pp a y l o a d 完整的以太网帧，不包括以太网帧的前导码( p r e a m b l e ) 和定界符( s f d ) 。 帧校验序列，对g f pp a y l o a d 的c r c 一3 2 校验。g f p 帧是否包含该数据，由 g f pf c s p t i 决定。载荷区的数据， a t ) r p e 字端至i j g f pf c s ，需要进行x 们+ 1 的扰 码与解扰码。扰码运算是自同步的，且每个帧载荷的扰码是连续的。 g f p 模块处理过程如下：发送侧，只支持数据帧。通过寄存器可以配置p t i 、 1 0 p f i 、e x i 、u p i 、t i n 。根据e x i 决定是空扩展头或线性扩展头，根据p f i 决定 是否携带f c s 校验：接收侧，根据t y p e 字节，只对数据帧进行处理，自适应空 扩展头和线性扩展头，自适应带f c s 或不携带f c s 的帧；当收到数据帧时不对 u p i 进行检查。同时提供帧失步告警和帧计数。 2 2 5v c a t & l c a s 处理模块 虚级联1 7 1 ( v c a t ) 是一种用多条相邻或非相邻的低速通道承载高速数据的 方法，低速支路通过不同的路径传输，彼此间相互独立，所以存在路径延时差， 通过空间和时间标记，在接收端可以恢复高速数据。本模块除了完成基本的虚 级联功能之外，还支持自动带宽调整机带j j ( l c a s 技术) ，在网管的控制下，完成 传输带宽无损的增加与减少；在链路故障时能自动将其移出，在其恢复时能无 损的将其重新加入。 虚级联模块分为发送模块以及接收模块。发送部分主要分为定时器、成员 控制器、组控制器、数据通道。定时器负责满足线路时序要求。成员控制器负 责各支路的l c a s 状态生成、告警生成、虚级联信息的发送。组控制器负责组级 别控制，包括组公共信息( 复帧指示信号、组标识码) 的生成与处理( 成员状态、 序号重排的确认信号) 、s q ( 字节分发的顺序) 的生成与回收、s q 和支路号对应表 的生成。数据通道负责数据的发送，根据s q 和支路号的对应表完成数据的交织 处理。 接收部分主要分为线路接口、支路控制器、组控制器、数据通道。线路接 口进行复帧指示信号处理，同时负责将各支路的数据按时间标记和支路号送入 外部缓存。支路控制器负责各支路的虚级联信息的接收、l c a s 协议处理、告警 生成。组控制器负责组级别的控制，包括各支路对齐处理、组公共信息的生成( 成 员状态、序号重排的确认信号) 与处理( 组标识码) 、s q 的处理、s q 和支路号对应 表的生成。数据通道将对齐后的数据从外部缓存中读出，然后按照s q 和支路号 对应表进行解交织处理，按s q 的顺序将数据发出，从而完成数据的传输。 本模块实现了1 6 个e 1 到一个虚级联组的级联功能，支持三种工作模式， 如表2 3 所示，相关开销字段请参考i t ug 7 0 4 2 规范： 表2 - 3e o p d h 支持的工作模式 支持的无损伤调自动处理 模式使用的开销字段对通要求 e 1 数量整带宽故障支路 l c a s 虚级联 1 1 6 l d f i 、s q 、c t r l 、 可以可以 可以和l c a s 、非l c a s 模式 g i d 、r s a c k 、b l s t 虚级联的设备对通 非l c a s 1 1 6 m f i 、s q 否否 可以和l c a s 、非l c a s 虚级联模式虚级联的设备对通 仅和单通道模式设备对 单通道模式 1无否否 通 2 2 6s d r a m 接口 e o p d h 使用片外的6 4 m b i ts d r a m 作为缓存。在选用s d r a m 芯片时， 要求其数据线宽度为1 6 位，支持c a s 延迟为3 个时钟周期，支持b u r s t 为8 的读写操作。 e o p d h 给外部s d r a m 提供了时钟信号d r a mc l k o 、s d r a m 控制信 号( d r a mr a s o 、d r a mc a