毕业设计（论文）-基于VHDL的数字频率计的设计.doc

山 东 工 商 学 院SHANDONG INSTITUTE OF BUSINESS AND TECHNOLOGY毕业论文(设计)GRADUATIONTHESIS（DESIGN）论文（设计）题目Title Of Thesis（Design） 基于VHDL的数字频率计的设计 分院（系别）Department 信息与电子工程学院专业Speciality 电子信息科学与技术 班级Class电信062班论文（设计）作者Author of Thesis（Design）论文完成日期Date 2010年05月论文（设计）指导教师Advisor指导教师职称The Title of Advisor讲师 IV基于VHDL的数字频率计的设计The Design of Digital Cymometer based on VHDL2010 年 5 月20 日May 20th, 2010 指导教师对毕业论文（设计）的评语Advisors Comments on Graduation Thesis (Design)评语： 指导教师（签章）Signature of Advisor 日期 Date 评阅人意见评阅人姓名：职称：选项标准： A很同意 B同意 C基本同意 D不同意分项评价评价项目ABCD选题质量1选题符合专业培养目标，体现综合训练基本要求2题目难易适度3题目工作量适当4有理论意义或实际价值能力水平5查阅文献资料能力强6综合运用知识能力强7研究方案的设计能力强8研究方法和手段的运用能力强9外文应用能力强成果质量10文题相符11写作水平高12写作规范13篇幅适度14成果有理论或实际价值总体评价： 优 良 中 及格 不及格 评阅人评语 评阅人签字： 年 月 日答辩（评审）委员会意见 Appraisal of Defence Commission答辩（评审）成绩Mark of Defence鉴定意见Appraisal & Comments 主任（签章） Signature of Dean 日期Date 基于VHDL的数字频率计的设计摘要: 在电子设计领域，随着计算机技术、大规模集成电路技术、EDA(Electronics Design Automation)技术的发展和可编程逻辑器件的广泛应用，传统的自下而上的数字电路设计方法、工具、器件已远远落后于当今技术的发展。基于EDA技术和硬件描述语言的自上而下的设计技术正在承担起越来越多的数字系统设计任务。本课题的数字频率计设计，采用自上向下的设计方法。本文首先综述了EDA技术的概况，频率测量的一般原理，接着介绍可编程器件FPGA和硬件描述语言VHDL，最后介绍数字频率计的系统设计，及频率计各系统模块的VHDL语言实现。关键字： EDA、FPGA、数字频率计、VHDL语言、频率测量、专用集成电路ASICThe Design of Digital Cymometer based on VHDLAbstract ：In the electronic design fields，along with the development of computer technique，large scale integrate circuit technique and EDA technique and the abroad application of programmable logic device，traditional design methodology of digital circuit adopting bottom-up, tools, devices has already dropped behind the development of the popular technique. Design technique adopting top-down are taking on more tasks of digital system design. The digital frequency meter design in this paper which adopts top-down design methodology. We firstly present some background information of EDA， the principle of frequency measurement ,FPGA and VHDL then was introduced. Finally, the design of a digital cymometer system，which is fulfilled by the VHDL，is also to be discussedKeywords: EDA、FPGA、Digital Cymometer、VHDL language、Frequency measurement、Application Specific Integrated Circuit(ASIC)目 录前言4第一章 绪论51.1 EDA概述51.2 EDA的应用61.3 频率测量7第二章 工具简介92. 1 可编程器件FPGA922 硬件描述语言VHDL12第三章 数字频率计系统设计153.1用FPGA实现数字频率计153.2 数字频率计的具体设计17第四章 频率计系统模块的VHDL实现204.1-4.5 各个模块的VHDL语言实现204.6 频率计系统模块构成40结 论38致谢语38参考文献39附加VHDL部分程序设计39前 言VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE（The Institute of Electrical and Electronics Engineers）的一种工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。设计者可以不必了解硬件结构，也不必管最终设计的目标器件是什么，而进行独立的设计，降低了硬件电路设计的难度。正因为VHDL的硬件描述与具体的工艺技术和硬件结构无关，所以VHDL设计程序的硬件实现目标器件有广阔的选择范围，其中包括各种系列的CPLD、FPGA及各种门阵列器件。VHDL主要用于描述数字系统的结构、行为、功能和接口。VHDL语言覆盖面广，描述能力强，能支持硬件的设计、验证、综合和测试，是一种多层次的硬件描述语言。其设计描述可以是描述电路具体组成的结构描述，也可以是描述电路功能的行为描述。这些描述可以从最抽象的系统级直到最精确的逻辑级，甚至门级。有专家认为，在新的世纪中，VHDL语言将承担起众多的数字系统设计任务。数字频率计是近代电子技术领域的重要测量工具之一,同时也是其他许多领域广泛应用的测量仪器。它是在规定的基准时间内把测量的脉冲数记录下来,换算成频率并以数字形式显示出来。数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着复杂可编程逻辑器件的广泛应用，以EDA工具作为开发手段，运用硬件描述语言VHDL,将使整个系统大大简化,提高整体的性能和可靠性。频率是电子技术领域永恒的话题，电子技术领域离不开频率，CPU就是用频率的高低来评价其性能好坏，速度的高低，稳定的时钟在高性能电子系统中也有着举足轻重的作用，直接决定着系统性能的优劣，可见频率在电子系统中是多么的重要，而频率的数值是用数字频率计来测量。数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。所谓频率，就是周期性信号在单位时间（1s）里变化的次数。若在一定时间间隔T内测得的这个周期性信号的重复变化次数N，则其频率可表示为f=N/T。频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。本文主要研究基于VHDL硬件描述语言的数字频率计的设计，利用软件的方式来完成对系统硬件功能的描述,在EDA工具MAX+PLUSII的帮助下和应用相应的FPGA/CPLD器件，采用自顶向下的设计方式，就可以得到最后的设计结果。第一章 绪 论11 EDA概述在电子设计技术领域，可编程逻辑器件(如PLD，GAL)的应用，已有了很好的普及。这些器件为数字系统的设计带来极大的灵活性。由于这类器件可以通过软件编程而对其硬件的结构和工作方式进行重构，使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程、乃至设计观念。EDA技术就是以计算机为工具，在EDA软件平台上，根据硬件描述语言HDL完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局线、仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。设计者的工作仅限于利用软件的方式来完成对系统硬件功能的描述，在EDA工具的帮助下和应用相应的FPGACPLD器件，就可以得到最后的设计结果。尽管目标系统是硬件，但整个设计和修改过程如同完成软件设计一样方便和高效。过去传统的电子系统电子产品的设计方法是采用自底而上(BottomUp)的程式，设计者先对系统结构分块，直接进行电路级的设计。这种设计方式使设计者不能预测下一阶段的问题，而且每一阶段是否存在问题，往往在系统整机调试时才确定，也很难通过局部电路的调整使整个系统达到既定的功能和指标，不能保证设计一举成助。EDA技术高级阶段采用一种新的设计概念：自顶而下(Top Down)的设计程式和并行工程(Concurrent engineering)的设计方法，设计者的精力主要集中在所要电子产品的准确定义上，EDA系统去完成电子产品的系统级至物理级的设计。此阶段EDA技术的主要特征是支持高级语言对系统进行描述，高层次综合(High Level Synthesis)理论得到了巨大的发展，可进行系统级的仿真和综合。1.2 EDA的应用随着大规模集成电路技术和计算机技术的不断发展，在涉及通信、国防、航天、医学、工业自动化、计算机应用、仪器仪表等领域的电子系统设计工作中，EDA技术的含量正以惊人的速度上升；电子类的高新技术项目的开发也逾益依赖于EDA技术的应用。即使是普通的电子产品的开发，EDA技术常常使一些原来的技术瓶颈得以轻松突破，从而使产品的开发周期大为缩短、性能价格比大幅提高。不言而喻，EDA技术将迅速成为电子设计领域中的极其重要的组成部分。电子设计专家认为，单片机时代已经结束，未来将是EDA的时代，这是极具深刻洞察力的明世之言。随着微电子技术的飞速进步，电子学进入了一个崭新的时代。其特征是电子技术的应用以空前规模和速度渗透到各行各业。各行业对自己专用集成电路(ASIC)的设计要求日趋迫切，现场可编程器件的广泛应用，为各行业的电子系统设计工程师自行开发本行业专用的ASIC提供了技术和物质条件。与单片机系统开发相比，利用EDA技术对FPGACPLD的开发，通常是一种借助于软件方式的纯硬件开发，可以通过这种途径进行专用ASIC开发，而最终的ASIC芯片，可以是FPGACPLD，也可以是专制的门阵列掩模芯片，FPGACPLD起到了硬件仿真ASIC芯片的作用。1.3 频率测量频率检测是电子测量领域的最基本测量之一。频率信号抗干扰性强、易于传输，可以获得较高的测量精度，所以测频方法的研究越来越受到重视。多种非频率量的传感信号都要转化为频率量进行测量。1.31 常用频率测量方法常用的频率测量方法可分成以下几类：1)比较法测量用被测频率正与标准频率无进行比较的方法来确定被测频率六。调整使下式成立nfx=mfo(m，n为正整数) (1-1)则可求得。利用比较法测量得精确度取决于标准频率兀和判断上述等式的精确度。拍频法、示波器法和差频法等测量频率方法都属于此方法的范畴。前两种方法主要用于低频频率的测量。差频法常用于高频频段的频率测量，测试灵敏度高是它的显著优点。2)利用电路频率特性测量设某电路的频率特性为Fx=(a,b,c,) (1-2)式中a、b、c是电路已知参数。可根据a、b、c等值求得频率fx。用此方法测量频率的有电桥法和谐振法。前者用于低频段，后者主要用于高频或微波频段。谐振法优点是体积小、重量轻，不要求电源等，因而它目前仍获得广泛的应用。3)记数法测量本方法是根据频率定义，记下单位时间内周期信号的重复次数。目前最广泛使用的是电子计数器。此方法的测量精确度主要取决于基准时间和记数的量化误差。本次设计采用的即是电子计数器，下面将对其作重点介绍。1.3.2电子记数器测频原理频率是周期信号在单位时间内的重复次数。电子计数器可以对一个周期信号发生的次数进行记数。如某一信号在T秒时间间隔内的重复次数为N次，则该信号的频率f为 f=N/T （1-3）电子计数器主要由下列三部分组成(图1-1)：(1)记数电路它是在标准时间间隔内，记数周期信号重复的次数，最后将结果显示出来。为了进行可靠的记数，任何输入被测波形都要整形变换成尖脉冲，所以记数电路都加有整形电路。(2)时间基准电路它提供准确的记数时间。一般由高稳定的晶体振荡器经过分频整形取得，并由它来决定主门的启闭时间(闸门时间)，仅在这段时间内经整形输出的尖脉冲才能进入主门送到记数电路记数。(3)控制电路它是电子计数器完成逻辑动作的指挥系统。在它的指挥下，全机各部分协调工作，以完成测量的每个工作程序。图1-1 电子计数器测频原理图第二章 工具简介2.1 可编程器件FPGAFPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个新概念，内部包括可配置逻辑模块CLB(Configurable Logic Block)、输出输入模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。FPGA的基本特点主要有：1)采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。2)FPGA可做其它全定制或半定制ASIC电路的中试样片。3)FPGA内部有丰富的触发器和IO引脚。4)FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。5)FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FLEX系列等。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状念。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROMU口可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。FPGA芯片是特殊的ASIC芯片，除了具有ASIC的特点之外，还具有以下几个优点：1)随着超大规模集成电路(Very Large Scale IC，VLSI)工艺的不断提高，单一芯片内部可以容纳上百力个晶体管，FPGA芯片的规模也越来越大，其单片逻辑门数已达到上百万门，所实现的功能越来越强，同时还可以实现系统集成。2)FPGA芯片在出厂之前100都做过测试，不需要设计人员承担投资风险和费用，设计人员只需在自己的实验室罩就可以通过相关的软硬件环境来完成芯片的最终功能设计。所以，FPGA的资会投入少，节省了许多潜在的花费。3)用户可以反复的编程、擦除、使用，或者在外围电路不动的情况下，用不同的实现软件就可以实现不同的功能。因此，用FPGA试制样本，能以最快的速度占领市场。FPGA软件包中有各种输入工具、仿真工具、版图设计工具及编程器等全线产品，使电路设计人员在很短的时间内就可以完成电路的输入、编译、优化、仿真，直至最后芯片的制作。当电路有少量的改动时，更能显示出FPGA的优势。电路设计人员使用FPGA进行电路设计是时，不需要具备专门的IC深层次的知识，FPGA软件易学易用，可以使设计人员集中精力进行电路设计，快速将产品推向市场。22硬件描述语言VHDLVHDL的英文全名是VeryHighSpeed Integrated Circuit Hardware Description Language，诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-1076(简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的10761993版本，(简称93版)。现在，VHDL作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL语言将承担起大部分的数字系统设计任务。VHDL语言覆盖面广，描述能力强，能支持硬件的设计、验证、综合和测试，是一种多层次的硬件描述语言。其设计描述可以是描述电路具体组成的结构描述，也可以是描述电路功能的行为描述。这些描述可以从最抽象的系统级直到最精确的逻辑级，甚至门级。VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的FPGA器件中去，从而实现可编程的专用集成电路的设计。运用VHDL语言设计系统一般采用自顶向下分层设计的方法，首先从系统级功能设计开始，对系统高层模块进行行为描述和功能仿真。系统的功能验证完成后，将抽象的高层设计自顶向下逐级细化，直到与所用可编程逻辑器件相对应的逻辑描述。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体(可以是一个元件，一个电路模块或一个系统)分成外部(或称可视部分及端口)和内部(或称不可视部分)。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的。(1)与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。(2)VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。(3)VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的蒋利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。(4)对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。(5)VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。第三章 数字频率计系统设计3.1用FPGA实现数字频率计本次设计的主要工作是用ALTERA公司的FPGA实现集成化的数字频率计。该频率计的基本要求是：频率测量范围为lHz50MHz；输入信号电压幅度为50mv5v；频率测量精度需达到110-3HZ。传统的数字频率计一般是由分离元件搭接而成。随着单片机的大规模的应用，单片机在频率测量方面也越来越多的被使用，出现了不少用单片机控制的频率测量系统。相对于以前用分离元件搭接起来的频率测量系统，单片机控制的频率测量系统在频率测量范围、频率测量精度和频率测量速度上都有了很大的提高。但由于单片机先天性的限制(如单片机工作频率的限制、单片机内部计数器位数的限制)，由单片机控制的频率测量系统无法在频率测量范围、频率测量精度和频率测量速度上取得重大突破。若再增加别的器件，以弥补单片机的不足，不仅会大大增加系统的复杂性，而且不利于系统的集成化。FPGA是新型的可编程逻辑器件，能够将大量的逻辑功能集成于一个单个器件中，它所提供的门数从几百门到上百万门，可以满足不同的需要。因此用FPGA来实现数字频率计从根本上解决了单片机的先天性限制问题。与以往的数字频率计相比，用FPGA来实现数字频率计有如下优点：集成度高。这是最显著也是最重要的一个特点。很明显，在一片FPGA里实现了数字频率计的绝大部分功能，它的集成度远远超过了以往的数字频率计(包括由分离元件搭接而成的和用单片机控制的)。这对于系统的集成化很有益处。 易于升级、换代，灵活适用于各种场合。由于数字频率计最初的实现形式是用硬件描述语言写成的程序，所以在外在的条件(如基准频率的提高，基准频率精度的提高)的允许下，只需对原程序作很小的改动，就可以使数字频率计的精度提高几个数量级。同时对于频率精度要求不高的场合，可以修改原程序，使之可以用较小的器件实现，从而降低系统的整体造价。这些都不需要变动系统硬件，只需修改原程序，选用相应的器件就可以实现。这是以往的数字频率计(无论是由分离元件搭接而西北工业大学硕士学位论文成的还是用单片机控制的)所无法实现的。 符合系统芯片(SOC，System On A Chip)的发展要求。系统芯片是21世纪微电子技术发展的重点，它从整个系统的角度出发，把处理机制、模型算法、芯片结构、各层次电路直至器件的设计紧密结合起来，在单个(或少数几个)芯片上完成整个系统的功能。由于SOC设计能够综合并全盘考虑整个系统的各种情况，因此可以在同样的工艺技术条件下实现更高性能的系统指标。若一个包含频率测量的系统要想实现SOC，则首先要保证频率测量系统要可以集成化，所以用FPGA实现数字频率计是实现系统芯片的前提条件。而用以往的数字频率计来实现系统芯片是无法想象的。32数字频率计的具体设计由于FPGA只能实现数字电路，因此输入信号的整形电路不能用FPGA来实现，所以整形电路需另外实现外加。从而可以假定FPGA接受的都是经过整形电路整形、变换后的规则的方波信号，电压幅值为O5V。设计采用自顶向下(Top Down)的设计方法。首先把系统化分为几个模块，然后在分别用VHDL实现。最后再用图形方式把各个模快连接起来，构成整个系统。由图21所示，可以把它划分为三个模块：控制模块、基准时间产生模块和计数模块，然后再加上进行优化计算的优化模块和显示频率测量结果的显示模块，这样整个数字频率计系统根据各自功能和控制关系分为五个模块：计数模块、优化模块、显示模块、基准时间产生模块和控制模块。控制模快是整个系统的控制部分，它控制着系统的复位、测频的开始等。控制模块接受系统外部的复位信号，从而产生系统内的复位信号去复位其它模块。同时它还控制着基准时间产生模块的运作，从而控制着测频的开始。基准时间产生模块接受控制模块产生的复位、开始信号，进行复位操作或开始测频操作；同时基准时间产生模块控制着计数模块的复位和计数。计数模块是整个测频系统的核心，它接受基准时间产生模块的复位信号清除上一次计数结果，以便进行下一次计数；接受基准时间产生模块产生的时间方波，进行新的计数，计数结果送到优化模块。优化模块的复位信号由控制模块提供，它从计数模块接受到新的计数结果，存储到内部寄存器后，产生一标志信号，送到控制模块，以便新的一轮的频率测量，从而实现连续不问断测频。测频结果经优化后送显示模块显示。显示模块从优化模块得到结果，进行连续实时显示，其复位信号同样由控制模块提供。整个系统模块如图31所示：图31数字频率计系统模块图各模块功能描述如下：控制模块控制模块相当于图11的控制电路部分。它的主要功能是控制整个数字频率计系统的复位，测量开始等。数字频率计系统的控制信号几乎都是由控制模块发出，其它几个模块的工作都受控制模块的控制。控制模块接受外部对频率测量系统的复位信号、测量开始信号，然后产生系统内的复位信号对整个系统进行复位操作，或者输出开始频率测量信号，让基准时间产生模块开始工作，从而让整个系统开始频率测量操作。此外控制模块还接受优化模块反馈回来的数据接受完毕信号，以用来实现频率的连续不间断测量。基准时间产生模块基准时间产生模块主要用来产生电子计数器测量频率时所需的基准时间(既通常所说的闸门时间)。它主要受控制模块控制，其输入复位脉冲信号RESET-IN、开始测量脉冲信号START均来自控制模块。同时它的输出信号基准时间方波信号BASE-TIME和输出复位信号RESETOUT都送到计数块，控制着计数模块的复位或测频开始。在基准时间产生模块中，通过在输出基准时间方波信号BASETIME前输出复位信号RESETOUT对计数模块进行复位保证系统在连续不问断测频时的正确性。此外，由于基准时间的长短对频率测量的精度有着直接的影响，所以可以通过改变基准时间的长度来改变测频精度以适应不同场合对测频精度不同的要求。计数模块计数模块是整个数字频率计系统的核心部分，它通过对被测时钟和基准时钟同时计数来进行频率测量，相当于图11的计数电路部分。计数模块在每次测频前，从基准时间产生模块接受复位信号RESET，对模块进行复位，清除上次的测频结果，为新的一次测量做准备。当模块接受到来自基准时问产生模块的基准时间时，模块根据被测时钟频率的大小来选择测频方法。当被测时钟的频率小于20MHZ(等于系统预定基准时钟的频率)时，采用多周期同步法；当被测时钟的频率大于等于20MHZ时，采用直接测量法。这样既保证了频率测量精度满足系统预定的要求，又使得系统在高频阶段不会由于基准时钟频率的限制而使测频精度达不到应有的水平。模块在当计数器计数完成并且频率测量结果输出信号Q上的测频结果稳定后，才输出输出使能信号OUT EN，使得优化模块可以读取测频结果，从而保证了所读测频结果的准确性。计数模块中的频率分界点需根据基准时钟频率的改变而改变(频率分界点需等于基准时钟的频率，这是根据多周期同步法的测量误差和直接测量法的测量误差决定的)，以保证系统在高频阶段频率测量精度的最大化。优化模块优化模块通过对计数模块的测频结果进行优化处理，减小了计数器计数带来的1误差的影响，提高了整个系统的测频精度。优化模块从控制模块接受系统复位信号RST CTR对整个模块进行复位，包括模块内部变量和输出信号；同样，优化模块从控制模块接受标志复位信号RST FLAG对模块内与标志信号FLAG产生有关的变量进行复位，从而使得模块可以再次输出标志信号FLAG。优化还从计数模块接受使能信号EN和测频结果信号CURRENTRESULT。只有当使能信号EN到来时，优化模块才能从测频结西北工业大学硕士学位论文果信号CURRENT RESULT上读取测频结果，确保了测频结果读取的准确性。基准时钟SYN CLK的用途是输出脉冲宽度符合要求的标志信号FLAG。优化模块输出的测频结果信号RESULT是经优化处理(处理方法是对2N个测频结果进行加权平价，以减小了计数器计数带来的1误差对测频精度的影响)后得到的，送到显示模块用于实时显示。而优化模块输出的标志信号FLAG标志着显示模块已经读取了计数模块的测频结果，送到控制模块后，将启动新一轮的频率测量，实现连续不问断测频。显示模块显示模块主要作用是生成共阴级数码管显示测频结果所需的控制信号和数据信号。模块从控制模块接受模块输入复位信号SYS RST对模块进行复位操作。模块输入的基准时钟CLK DISP经分频处理后，生成频率为100K的时钟，用于数码管的循环显示。模块同时从优化模块接受模块输入测频结果信号B- INPUT。该测频结果信号是用二进制表示的，显示模块首先将该信号转换成BCD码表示的形式，以用于数码管显示。模块输出的各个数码管选通信号GATE0 LGATE7 L为各个数码管的选通信号，当某一选通信号为低电平时，表示该选通信号对应的数码管被选中有效，可以进行显示操作。模块输出的数据信号DIGIT OUT L为数码管显示时所需的数据，根据DIGIT OUT L各位上的信号是否为低电平来决定是否点亮数码管中对应的显示段。显示模块对数码管以较高的频率进行循环显示，不断重复刷新，由于人眼的延迟性，数码管看起来是同时在显示。第四章 频率计系统模块的VHDL实现数字频率计系统总共划分为五个模块：控制模块、基准时间产生模块、计数模块、优化模块和显示模块。下面依次介绍其VHDL语言实现。41控制模块控制模块是整个数字系统的控制部分，它控制着其它四个模块的工作。图4-1是控制模块的模块图(SYMBOL)。图4-1控制模块的模块图411模块输入、输出控制模块的输入信号有：RESET为系统复位信号。当需要复位系统时(一般在进行新的测量前)，只需使RESET变为高电平(RESET=1)即可将整个系统复位，处于等待开始测量状态。SYS START为系统开始测量脉冲信号。在进行一次新的测量前，需要也仅需要给STS START一个脉冲，系统就开始进行连续不间断的测量。其中，SYS START的脉冲宽度要大于模块中所用时钟(经BASE CLK二分频后得到)的一个周期。调试中所用时钟暂设为500HZ。OPT FLAG为优化模块反馈回来的标志信号。它标志着优化模块已经从计数模块取得此次测频后的结果。控制模块接受到此脉冲信号后，就发出一START BASE TIME脉冲信号，使系统进行下一次测频，而不再需要SYS START信号，从而实现了连续不间断测频。BASE_CLK为基准时钟，它由外加的晶振所提供，系统设计为20MHZ。但为了调试仿真方便，仿真时设为1KHZ。基准频率经二分频后可得500HZ的控制模块内部所用时钟。输出信号有： RESET OUT为输出复位脉冲信号。它由系统复位信号RESET产生，主要用于基准时间产生模块、优化模块和显示模块的复位。 START BASE TIME为频率测量开始脉冲信号。它既可以由系统开始测量脉冲信号SYS START产生，也可以由优化模块反馈的标志信号OPT FLAG产生(前提条件是在最新的次复位后，控制模块已经接受到过系统开始测量脉冲信号SYS START)。它的作用是使基准时问产生模块开始新的一轮频率测量，同时送到优化模块作为复位标志位OPT FLAG的信号412模块流程控制模块的流程如图42所示：图4-2控制模块流程图控制模块首先对基准时钟BASECLK进行二分频得到控制模块内所用的500HZ得时钟。这样用分频后所得时钟产生的频率测量开始脉冲信号。START BASE TIME的脉冲宽度就能符合基准时间产生模块的输入要求。然后检测三个输入信号：系统复位信号RESET、系统开始测量脉冲信号SYSSTART和优化模块反馈标志信号OPT FLAG的变化。当RESET变为高电平(RESET=1)时，先对控制模块内的变量进行复位，然后输出RESETOUT脉冲信号，对其它模块进行复位操作。当系统开始测量脉冲信号SYSSTART来临(SYS STARTEVENT AND SYS START=1)，且脉冲宽度满足条件时，控制模块先检查是否处于系统复位期间(RESET=1)，若不是的话，则输出频率测量开始脉冲信号START BASE TIME，让基准时间产生模块开始新一轮频率测量。当要结束J下在进行的频率测量，开始另外一次新的测量时，需先给控制模块施加系统复位信号，然后再施加开始测量脉冲信号。当控制模块接受到优化模块反馈标志信号OPT FLAG(OPT FLAGEVENT AND OPT FLAG=0)时，控制模块先检测在最新一次复位后，控制模块是否已经接受过系统开始测量脉冲信号SYS START，若是的话，则同样输出频率测量开始脉冲信号START BASE TIME，让基准时间产生模块开始新一轮频率测量，同时送到优化模块，复位优化模块的内部变量，以使优化模块能够再次输出反馈标志信号OPT FLAG。这样系统只需在开始施加一次频率测量开始脉冲信号START BASE TIME，以后再也无须施加，从而实现了连续不间断的频率测量。需要说明的是，与普通流程图不同的是，控制模块的流程图中各个进程是并发进行的。流程图中并发性是由VHDL语言中各个进程(PROCESS)间是并行处理所引起的。这也是VHDL语言的一个特殊性。VHDL语言是一种硬件描述语言，它所描述的硬件在实际工作中是同时并行工作的，为了能够反映实际硬件的工作状态，VHDL语言中引入了一些并行控制语句。而用这些并行控制语句所描述的流程自然就有了“并发性”。以下几个模块流程图中的并发性也是由于同样的原因。413控制模块小结控制模块作为数字频率计系统的控制部分，实现了一般系统所需的复位，开始测频等的功能，并通过优化模块反馈的标志信号实现了连续无间断的频率测量。通过仿真，验证，所有功能准确无误。42基准时间产生模块基准时间产生模块主要是用来产生频率测量时所需的基准时间(既闸门时间)，其模块图如图43所示：图43基准时间产生模块的模块图421模块输入、输出由图43可知，基准时间产生模块的输入信号有：BASE CLK IN为基准时钟，与控制模块中的BASE CLK一样，由外加的晶振所提供，系统设计为20MHZ。为了调试方便，调试时设为1KHZ。基准时钟经分频后，可得到IHZ的时钟，用于产生1s的方波信号。RESETIN为基准时间产生模块的输入复位脉冲信号。它来自于控制模块的输出复位脉冲信号RESETOUT。主要用于基准时间产生模块的复位,当基准时间产生模块检测到此信号变为高电平(RESET IN=1)时，就会对本模块进行复位，同时产生基准时间产生模块的输出复位脉冲信号RESET OUT。START为基准时间产生模块的开始测量脉冲信号。它来自于控制模块的频率测量开始脉冲信号START BASE TIME。只有当基准时间产生模块接受到控制模块输出的频率测量开始脉冲信号START_BASETIME，基准时间产生模块才开始工作，产生基准时间方波信号BASETIME。此外，由于控制模块产生频率测量开始脉冲信号START BASETIME所用的时钟是由基准时钟经二分频后得到，从而保证了频率测量开始脉冲信号STARTBASE_TIME的脉冲宽度符号基准时间产生模块的要求。输出信号有：BASE TIME为基准时间产生模块输出的基准时间方波信号(也就是通常所说的闸门信号)。系统设计时闸门时间暂定为1s。当基准时间产生模块检测到有开始测量脉冲信号START到来，就会产生一个宽度为ls的方波信号送到计数模块。基准时间BASETIME的长短与系统频率测量的精度有着直接的关系，当系统需要更高的测频精度时，可增加闸门时间，但同时会使整个系统变的更庞大，更复杂。若系统对测频精度要求不是很高时，则可以缩短闸门时间，从而减小系统的复杂度，使之能够在较小的器件中就可以实现。RESET OUT为基准时间产生模块的输出复位信号。它既可以由模块的输入复位脉冲信号RESET IN产生，也可以由模块的丌始测量脉冲信号START产生。主要用于对计数模块进行复位操作。在连续不间断频率测量期间，每当基准时间产生模块检测到开始测量脉冲信号START时，总是先产生一个输出复位信号RESET OUT对计数模块进行复位，以清除上次测量的结果，然后再产生基准时间方波信号BASE TIME丌始新的一次的测量。422模块流程基准时间产生模块的流程如图4-4所示。当模块检测到由控制模块输出的模块输入复位脉冲信号RESET IN变为高电平(RESET IN=1)时，模块先对内部变量复位，然后产生模块输出复位信号RESET OUT，用以对计数模块进行复位。若模块检测到由控制模块输出的模块开始测量脉冲信START来到时，模块先输出模块输出复位信号RESET OUT，对计数模块进行复位，清除计数模块的计数结果，保证了系统在连续不间断测频时的正确性；然后检测模块是否处于复位期间，也就是检测输入复位脉冲信号RESET IN是否为高电平，若不是的话，则使用由基准时钟BASE CLK IN分频而得的频率为1HZ的时钟产生基准时间方波信号BASE TIME，它将输出到控制模块，开始新一次的频率测量。图4-4基准时间产生模块流程图411基准时间产生模块小结基准时间产生模块主要是产生频率测量时所需的基准时间(既闸门时间)，基准时间的长短与频率测量的精度有着直接的关系，基准时间越长，测频精度越高；反之，则测频精度降低。因此在对测频精度要求不一的场合，可以通过修改程序代码来改变基准时间的长短，以适应不同场合的需要。这也是用VHDL语言实现数字频率计的一大优点。此外，基准时间产生模块在每次输出基准时间方波信号BASE TIME前，都先输出复位脉冲信号RESETOUT对计数模块进行复位清除计数结果，保证了系统在连续不问断测频时的正确性。43计数模块计数模块是数字频率计系统的核心模块，频率测量的主要工作由它来完成。它通过计数器对被测信号在基准时间内进行计数来测量被测信号的频率。其模块图如图45所示：图45计数模块的模块图431模块输入、输出由图45可知，计数模块的输入信号有：CHECK CLK为被测时钟。系统假定此输入的被测信号已经经过外加整形电路的整形、放大，符合了标准方波的输入要求。其电压幅度为0-5V。BASE CLK为基准时钟，与前面两个模块一样，由外加的晶振所提供。主要在多周期同步法测频时使用。BASETIME为计数模块的输入基准时间方波信号。它由基准时间产生模块输出的基准时间方波信号BASE TIME提供。计数模块通过在基准时间内对被测时钟CHECK CLK和基准时钟BASE CLK进行计数来测量被测信号的频率，根据被测时钟频率的大小自动选择采用多周期同步法或直接测量法。RESET为计数模块的输入复位信号。它来自于基准时间产生模块的输出复位信号RESETOUT。主要用于对计数模块进行复位操作，清除计数结果，保证系统在连续不问断测频时的正确性。输出信号有：Q为计数模块的频率测量结果输出信号。它由模块的输入复位信号RESET复位清零，在送到优化模块后，由优化模块对测频结果进行优化处理。OUT EN为计数模块的输出使能信号。其主要用途是通知优化模块可以读取频率测量结果