（微电子学与固体电子学专业论文）用于时钟产生电路的延迟锁相环的研究与设计.pdf

西南交通大学硕士研究生学位论文第1 页 捅芰 延迟锁相环电路是目前高频时钟产生电路中的重要研究课题之一。和传统的锁相 环相比，延迟锁相环内采用了压控延迟线，其时钟抖动更低，在系统稳定性、增益、 带宽方面具有无可比拟的优势，因而具有更广泛的应用前景。本文在对延迟锁相环的 原理进行深入分析和研究的基础之上，设计了一款应用于时钟发生器的延迟锁相环。 本文针对传统延迟锁相环在宽频范围内存在的无法锁定和谐波锁定的问题，在传 统的延迟锁相环中增加了启动控制电路，使延迟锁相环中的环路滤波器上的电压在电 路上电时拉至电源电压，输出延迟为最小值，锁定的过程中，环路滤波器上的电压不 断减小，输出延迟不断增大，直至输出延迟达到一个时钟周期，即电路锁定，避免了 无法锁定和谐波锁定的问题；鉴频鉴相器部分采用带复位信号基于d 触发器的电路结 构，实现了高速低功耗，解决了鉴频鉴相器中存在的死区问题；电荷泵部分采用增益 提高型电荷泵，并使用多种辅助电路以提高充放电电流的匹配性：压控延迟线部分采 用单端结构可控电流源型压控延迟单元，简化了电路复杂度的同时，很好的满足了系 统的要求。 本文设计的延迟锁相环采用x f a b 公司的x b 0 3 50 3 5 1 t mc m o s 工艺参数模型， 在c a d e n c e 平台下，使用s p e c t r e 仿真器对各个模块电路以及整体电路进行仿真。电路 工作电压为3 3 v ，工作范围从2 0 0 m h z 到4 0 0 m i - i z ，d l l 锁定时间小于6 0 个时钟周 期，总功耗小于5 m w 。 关键词：时钟产生电路；延迟锁相环；谐波锁定；鉴频鉴相器；电荷泵 西南交通大学硕士研究生学位论文第f | 页 a b s t r a c t d e l a yl o c kl o o pc i r c u i t ，a sak i n do fh i 曲f r e q u e n c yc l o c kg e n e r a t o r , i sa ni m p o r t a n t r e s e a r c hp r o b l e mo fr e c e n tc m o sc i r c u i td e s i g n c o m p a r e dt op h a s el o c kl o o p ，i th a sl o w j i t t e ra c c u m u l a t i o nw i t ht h ev o l t a g ec o n t r o l l e dd e l a yl i n e ，s o i th a si n i m i t a b l es u p e r i o r i t yi n s y s t e ms t a b i l i t y , g a i n a n db a n d w i d t h f o rt h i sr e a s o n ，i ti s w i d e l yu s e d t h i s t h e s i s c o n c e m t r a t e so nt h ed l lt h e o r ya n dal ( i 1 1 do fd l lb a s e do nc l o c kg e n e r a t o ri sp r o p o s e d i nt h i sp a p e r , an e wd l ls t r u c t u r ei sd e s i g n e dw i t has t a r tc o n t r o l l e dc i r c u i ti no r d e rt o s o l v et h ep r o b l e mt h a tt h et r a d i t i o n a ld e l a yl o c kl o o ph a st h ef a i l u r el o c k i n ga n dh a r m o n i c l o c k i n gp r o b l e md u r i n gw i d el o c k i n gr a n g eo p e r a t i o n t h el o o pf i l t e rc a p a c i t o r i sc h a r g e dt o t h ep o w e rs u p p l yw h e nt h ep o w e ri so na n dt h ed e l a yi sm i n i m u m d u r i n gl o c k i n gp r o c e s s ， t h ep o w e rs u p p l yo ft h el o o pf i l t e rc a p a c i t o rd e c r e a s e sc o n t i n i o u s l ya n dt h ed e l a yi n c r e a s e s c o n t i n i o u s l yu n t i lt h ep h a s ed i f f e r e n c eb e t w e e ni n p u ts i n g l ea n do u t p u ts i n g l ee q u a l st oo n e c y c l e ah i l g h - s p e e da n dl o w - p o w e r - c o n s u m p t i o np f du s i n gdf l i p f l o p ( d f f ) s t r u c t u r ew i t h r i s i n g - e d g ed e t e c t i o ni sp r o p o s e d t h ec p i sb a s e do ng a i n - b o o s ts t r u c t u r e ，a n ds o m eo t h e r a u x i l i a r yc i r c u i t sa r ea p p l i e dt ob e t t e rm a t c ht h ec h a r g ea n dd i s c h a r g ec u r r e n t t h ev o l t a g e c o n t r o l l e dd e l a yl i n ea d o p t ss i n g l e - e n d e ds t r u c t u r eb a s e do nc o n t r o l l a b l ec u r r e n ts o u r c e w h i c hn o to n l ym e e t st h er e q u e s to fs y s t e mb u ta l s od e c r e a s et h ec o m p l e x i t yo ft h ew h o l e c i r c u i t t h ed l ld e s i g n e di nt h i sp a p e ri su s i n gx b 0 3 50 3 5 1 a mc m o sp r o c e s so fx - f a b c o r p o r a t i o n ，a n di ti st e s t e da n ds i m u l a t e do nc a d e n c ep l a t f o r mw i t hs p e c t r ea n ds p e c t r e r f s i m u l a t o r r e s u l t ss h o wt h a tt h ep o w e rs u p p l yi s3 3 v ，t h es y s t e mo u t p u tf r e q u e n c yr a n g ei s f r o m2 0 0 m h zt o4 0 0 g h z ，t h el o c k i n gt i m ei sl e s st h a n6 0c l o c kc y c l e sa n dt o t a lp o w e r c o n s u m p t i o n i sl e s st h a n5 m w k e y w o r d s ：c l o c kg e n e r a t o r ，d e l a y - l o c k e dl o o p ，a n t i h a r m o n i cl o c k ，p h a s e f r e q u e n c yd e c t o r ，c h a r g ep u m p 西南交通大学硕士研究生学位论文第1 页 第1 章绪论 1 1 课题研究背景 片上系统( s y s t e mo nc h i p ，s o c ) 是将微处理器、模拟口核、数字口核和存储器( 或 片外存储控制接口) 等集成在单一芯片上的系统，其体系结构已经成为未来高性能微处 理器体系结构的发展趋判1 1 。如今的集成电路在一块芯片上集成了越来越多的子系统， 例如存储、内核、外设等等。由于每个子系统都可能在不同的频率下工作，我们无法 为每个子系统设计独立的时钟模块，而是希望通过设计一个单一的可复用的时钟发生 器来解决各子系统时钟需要同步的矛盾。这样，既可以减少功耗，又可以充分利用原 有的设计积累，提高专用集成电路( a p p l i c a t i o ns p e c i f i ci n t e g r a t e dc i r c u i t s ，a s i c ) 的设 计能力和缩短 图1 1 可复用司分配时钟发生器的不意图 不仅集成电路s o c 设计技术的发展为时钟产生器提供了广阔的应用市场，集成电 路的测试也给时钟产生器提供了巨大的应用空间，测试集成电路通常需要数字时钟， 这种数字时钟一般采用片外的测试仪器来产生，和参考时钟有着精确的控制关系，所 以在测试一些时序敏感的参数时，比如说建立时间和保持时间等等，通常需要用到高 端的测试设备，这样就无法避免地增加了测试成本【2 】。但是如果设计一个片外测试芯片 作为时钟产生器，或是把测试所需的数字时钟产生器集成在芯片内部就可以大大降低 测试成本，这点符合现代集成电路设计中可测性设计( d f t ，d e s i g nf o rt e s t a b i l i t y ) 的 原则。 锁相环( p h a s e - l o c k e dl 0 0 p ，p l l ) 和延迟锁相环( d e l a y - l o c k e dl o o p ，d l l ) 被广泛地 应用于时钟产生电路中，在不需要倍频的情况下，d l l 比p l l 更具有吸引力，因为相 比较p l l ，d l l 具有如下优点： 1 p l l 内采用的压控振荡器，其输出频率与输入控制电压成正比，其传输函数包 含一个极点h r c o ( s ) = r 阳o s ，压控振荡器内的噪声会累积到下一个时钟周期；而d l l 内采用的压控延迟线，其输出相位和输入控制电压成正比，它的输出函数是一个常数 h v c o z = k v c z ，l ，压控延迟线内的噪声不会累积到下一个时钟周期，因此，相比较p l l 而言，d l l 具有更好的相位噪声性能。 西南交通大学硕士研究生学位论文第2 页 2 d l l 中的环路滤波器的传输函数为一阶系统，而p l l 中的环路滤波器的传输函 数为二阶系统甚至二阶以上，所以d l l 在带宽、增益、系统稳定性方面更有优势。 基于以上几点，本论文选择了一款可以应用于时钟发生器的延迟锁相环作为研究 课题。 1 2 国内外现状和课题研究意义 一直以来锁相环是学术界的研究重点。在国外，锁相环技术从最初的分离元件到 集成到一块芯片上、从双极性工艺到c m o s 工艺，并作为i p 核嵌入到大的系统中，锁 相环技术不断发展成熟。当前锁相环的设计关键在于低功耗、高速、低噪声。目前， 国外的此类产品大都采用3 3 v 电压供电的c m o s 工艺，输出噪声( 周期到周期) 在几 十皮秒左右，工作频率从几百m h z 到几g h z t 3 1 。 目前市场上的高端集成p l l 芯片主要掌握在一些国际跨国公司手中。其中以美国 公司为首，例如安森美o ns e m i c o n d u c t o r 、国家半导体n a t i o n a ls e m i c o n d u c t o r 、德州 仪器t i 、模拟器件a n a l o gd e v i c e 、高通q u a l c o m m 等，其他的还有韩国三星 s a m s u n g 公司、日本富士通f u j i t s u 等等。 2 0 0 4 年5 月，美国的模拟器件宣布推出一款最高工作频率达6 g h z 的集成数字锁 相环芯片a d f 4 1 0 6 ，它主要用于无线收发机中【4 1 。 2 0 0 5 年1 1 月，美国国家半导体正式推出l m x 2 4 8 系列的低功耗、高性能的 p l l a t i n u md e l t a s i g m a 锁相环芯片，其工作频率可以达到从5 0 m h z - - - 6 0 g h z ，可以适 用于无线基站和多种不同的射频系统，如卫星通信设备、测试及测量设备以及汽车电 子系统等等。 2 0 0 7 年，安森美半导体推出了n b 3 n 3 0 0 1 和n b 3 n 3 0 1 1 这两款高性能p l l 时钟产 生器，适合于光纤信道和串行a t a ( s a t a ) ，这两款p l l 时钟产生器提供了优于竞争产 品5 0 的相位抖动。其中，n b 3 n 3 0 0 1 可产生1 0 6 2 5m h z 和2 1 2 5m h z 频率，而 n b 3 n 3 0 1 l 可产生1 0 0m h z 和1 0 6 2 5m h z 频率。 2 0 0 9 年4 月，美国国家半导体宣布推出l m x 2 5 3 l 的芯片，这款芯片是当前业界 最低相位噪声的锁相环路压控振荡器二合一芯片，噪声低至1 6 0 d b c h z 以下，工作范 围为7 6 5 m h z 至2 7 9 0 m h z 之间，可以用于移动电话网络设备以及市场上多种不同的产 品，其中包括汽车电子系统、卫星接收系统以及测量和测试仪表。l m x 2 5 3 1 的芯片采 用d e l t a s i g m a 分数n 分频的锁相环路结构，这一结构在当时为全球首创，是专门用 于3 g 通信网络而开发的全新结构，能够完全符合3 g 基站的严格要求，最大优点是 相位噪声及寄生信号都极少，并且设计更为灵活，可以适用于需要将不同信道分隔的 电路设计，比传统的整数n 分频结构更优胜。 2 0 1 1 年6 月，s i l i c o nl a b o r a t o r i e s 公司推出了高性能、高集成度的时钟i c ，以应 对具备复杂时钟要求的高速光传输网络( o t n ) 应用。该公司宣称，利用s i l i c o nl a b s 专利的d s p l l 技术，新推出的s i 5 3 7 4 和s i 5 3 7 5 是业界第一款集成了四个独立高性能 西南交通大学硕士研究生学位论文第3 页 锁相回路的单芯片时钟i c ，它所提供的p l l 集成是其它竞争解决方案的两倍，抖动则 低了4 0 。 从全球来看，伴随着小型化和系统化应用的发展，今后对单独的分频器的锁相环 市场需求将不断减少，但是对集成的时钟发生器的需求将迅速增加，全球时钟发生器 市场市值为1 0 亿美元，而且预计在今后四年中每年增长2 0 。 相比较国外锁相环的辉煌成绩，国内方面的成绩就要黯淡许多。因为条件所限， 一直以来国内锁相环的研究主要停留在理论方面，只有少数企业掌握了高性能p l l 技 术，高端锁相环还是依赖于进口。 近几年来，部分高校加大了对锁相环技术的研究力度，西安电子科技大学、东南 大学、复旦微电子和华中科技大学等几家高校也有了研究报告。文献1 设计了一款基 于延迟锁相环的时钟发生器，其电源电压为1 8 v ，参考时钟的频率范围为 2 5 m h z 1 5 0 m h z ，在启动1 5 个参考时钟周期内实现锁定，生成2 4 相时钟，相邻两 个时钟的相位差为1 5 度，2 4 相时钟作为倍频器的输入。该时钟发生器可根据不同用 户码，实现对参考时钟的2 、x 4 、6 、x1 2 倍频，得到占空比为5 0 的倍频时钟。 但是其中的时钟锁相电路是通过数据选择器来改变延迟链中插入的延迟单元个数来达 到调整延迟链的延时的目的，这就造成了延迟链的延时是量化的，也就是相位选择的 精度是有限的。如果要提高相位选择的精度，只有增加延迟链中的延迟单元的个数， 但是这样就会增大芯片面积。文献2 设计了一款基于d l l 的多相位时钟产生器，工作 电压为1 2 v ，可以输出8 相位时钟，相邻时钟间隔为4 5 度，输入频率范围为 3 0 0 m h z 5 0 0 m h z ，d l l 锁定时间小于3us ，电路锁定时时钟抖动小于1 0 p s ，锁定 误差小于1 0 p s ，总功耗小于3 m w ，占空比误差小于5 ，即2 2 5 度。文献5 研究设 计了一款基于多相时钟产生电路的d l l ，完成了从电路设计、仿真、版图、后仿真优 化到最后的流片测试一整套延迟锁相环的研发过程，工作电压为1 2 v 、3 3 v ，输入频 率范围为2 5 m h z 1 6 5 m h z 。但是在实际应用中需要用到4 0 个输出时钟，压控延迟单 元的数量也必须是4 0 个，所以电路的整体功耗比较大。文献6 提出了一款适用于高速 a d c 时钟系统中的高性能锁相环电路，其工作电压为1 8 v ，中心频率为2 0 0 m h z ，版 图面积为5 2 0l am 3 8 0l am ，电路功耗为1 4 6 m w ，但系统锁定时间较长，约为1 7 l - ts 。 文献7 设计了一款全数字延迟锁相环，工作电压为1 8 v ，工作频率范围从2 5 m h z 4 0 0 m h z ，在输入频率为1 0 0 m h z 时的功耗为2 0 0 m w ，最大抖动时间为2 8 p s 。但是这 款d l l 需要完成移相、同步两个过程后才能锁定，而且每6 个时钟周期重新鉴相一 次，这样增加了d l l 的锁定时间，3 0 m h z 时锁定时间达到1 0 0 u s 以上。这样同时也 增加了设计的功耗和面积。文献8 探讨了一款电荷泵锁相环时钟发生器，其电源电压为 5 v ，片内时钟频率可以达到1 6 0 m h z ，但是它的缺点是其中的压控振荡器部分电压转 电流部分，在o 2 v 与3 5 v 部分产生的电流斜率比较小，比较容易产生鉴相盲区。文 献9 研究设计了一款c m o sp l l 时钟发生器，其电源电压为3 v 、3 3 v 、3 6 v ，输入的 西南交通大学硕士研究生学位论文第4 页 参考时钟频率为2 5 m h z ，输出的时钟频率为1 3 3 、1 0 0 、6 6 、5 0 、3 3 、2 5 m h z ，但是 它对电源噪声的抑制能力以及带宽还需要进一步优化。 综合国内外的形势，研究应用于时钟产生电路的延迟锁相环具有很强的市场价值 和现实意义。 1 3 课题主要工作简介和论文各章节安排 本文针对传统d l l 在宽频范围中存在着无法锁定和谐波锁定的问题，提出了一种 新型结构的延迟锁相环。这种新型的d l l 在传统的d l l 上添加了启动控制电路，可 以有效地解决传统d l l 中在宽频范围内存在的错误锁定的问题。 鉴频鉴相器部分重点研究了鉴频鉴相器产生死区的原因和解决的办法，采用带复 位信号的基于d 触发器的电路结构，实现了高速低功耗，解决了鉴频鉴相器中存在的 死区问题。 电荷泵部分采用增益提高型电荷泵，并使用多种辅助电路以提高充放电电流的匹 配性。 压控延迟线部分采用单端结构可控电流源型压控延迟单元，简化了电路复杂度的 同时，很好的满足了系统的要求。 本文共分为五章，具体结构如下： 第一章绪论，概述了本课题的研究背景，国内外现状和课题的研究意义，以及本 论文的主要研究内容。 第二章介绍了d l l 的工作原理，比较了p l l 和d l l 的不同，分析了各种d l l 架 构的优缺点，建立了d l l 的数学模型，对d l l 的稳定性和相位抖动进行了分析，并 针对传统d l l 在宽频范围内存在的错误锁定问题进行了分析。 第三章在理论分析的基础上，提出了一款带启动控制电路的新型d l l ，对d l l 的 各个模块进行了分析和优化，并给出了仿真的结果。 第四章对整个d l l 系统进行仿真。 结论和展望，总结了本论文的主要工作，并对后续工作进行了展望。 西南交通大学硕士研究生学位论文第5 页 第2 章延迟锁相环的系统分析 在讨论d l l 之前，我们先对p l l 的工作原理进行简单的探讨。 2 1 锁相环的原理 2 1 1 锁相环的结构 锁相环是一个相位负反馈系统，它是通过比较输入信号和输出信号的相位，用与 这两个信号的相位差成正比的电压信号作为误差电压来控制振荡器的频率，达到使输 出信号与输入信号频率相等的目的【1 0 】。 最基本的锁相环框图结构如图2 1 所示，包括鉴相器( p h a s ed e t e c t o r ，p d ) 、低通 滤波器( l o wf i l t e r ，l p ) 、压控振荡器( v o l t a g ec o n t r o l l e d o s c i l l a t o r ，v c o ) 四个部分 【1 l 】。 1 鉴相器 屹 图2 1 简单锁相环的基本结构框图 p d 尸d 。 j 虼m 厶d a ) 鉴相器的框图b ) 鉴相器的传输特性曲线 图2 - 2 鉴相器的定义 鉴相器的作用是比较输入鉴相器的时钟信号乃和圪之间的相位，如图2 2 所示， 其输出电压的平均值与两个输入信号的相位差呈线性比例。理想状况下，鉴相器满 足如下关系 v e o 嘞厶多( 2 一1 ) 其中v e 9 为鉴相器输出电压，么西为输入时钟信号的相位差，k p d 为鉴相器增益。 2 低通滤波器 鉴相器的输出不仅包括需要的直流分量还包括不需要的高频分量，但是v c o 的控 制电压圪纠在稳态时需要保持恒定，于是通过一个低通滤波器( l p f ) 来滤除其中的高频 分量，将直流分量送入v c o 中。l p f 改变了锁相环传递函数的衰减因子、带宽等一些 参数，分为有源和无源的两种。 3 压控振荡器 西南交通大学硕士研究生学位论文第6 页 a ) 理想v c o”理想v c o 的传输特性 图2 3 理想v c o 及其传输特性曲线 压控振荡器v c o 的输出信号圪w 的频率厂由l p f 的输出电压圪纠控制，见公式( 2 2 ) = 纰+ k v c o v 删 ( 2 2 ) 其中，渤为v c o 的中心频率；k v c o 为压控振荡器的增益 v c o 的输出信号的相位r 是输出频率纰鲥的积分，见公式( 2 - 3 ) = ( 绌+ k 脚) 出 ( 2 3 ) 所以v c o 的传输函数可以描述为 h v c o = 1 ( v c o( 2 - 4 ) s 2 1 2 锁相环的工作原理 锁相环通过鉴相器来比较输入信号与压控振荡器的输出信号，之间的相位差 ( 厶口) ，从而产生一个与相位差成比例关系的电压信号，电压信号通过环路滤波器抑 制了其中的高频分量和噪声，经过l p f 后的信号控制v c o 输出电压的振荡频率， 最后，v c o 的输出信号圪“，经过反馈回路被送入p d 和输入信号相比较。这样可以 使v c o 以固定的相位关系跟踪输入信号，此时相位差恒定而且很小，当相位差不 随时间变化时，称为环路锁定，即 垫一垫：0 ( 2 - 5 ) d td t 即o j o 。r _ 弛 ( 2 - 6 ) 其中为输出信号圪埘的相位；磊为输入信号的相位；o j o u r 为输出信号的频率； 锄为输入信号的频率。 2 2 电荷泵锁相环的原理 2 2 1 电荷泵锁相环的结构 锁相环可以分为模拟锁相环、全数字锁相环、电荷泵锁相环( c h a r g e - p u m p p h a s e l o c k e dl o o p ，c p p l l ) 。其中电荷泵锁相环以其不可替代的优势成为目前应用最 为广泛的一种锁相环，其优势在于：理论上，c p p l l 的静态相位误差为零；经过实践 证明，c p p l l 具有低抖动、高速、低功耗的特性。电荷泵锁相环的框图如图2 - 4 所示 西南交通大学硕士研究生学位论文第7 页 l 一f = 竺j ：一_ j ：竺，厂： _ 【，l 一p f d 卜啼c p ：jl p f v c o 山 毋l j l ll j 图2 _ 4 电荷泵锁相环的结构框图 c p p l l 采用鉴频鉴相器( p h a s ef r e q u e n c yd e c t o r ，p f d ) 代替普通p l l 中的p d 来实 现宽频范围内的信号锁定【l 引。c p p l l 采用“辅助捕获 的方式帮助环路实现锁定，其 方法是先通过鉴频器比较输入信号的频率翻，和输出信号的频率9 0 0 u t ，使o j o u t 趋近倒f ， 在频率相差很小的时候鉴相器才开始工作，直到信号锁定。 通常在电荷泵锁相环中，会在p f d 和l p f 之间插入一个电荷泵电路，图2 5 是一 个带电荷泵的p f d 电路，输出驱动了一个电容g 。电荷泵是由两个带开关的电流源组 成，根据两个逻辑输入信号来决定：是把电荷泵入到环路滤波器还是将电荷从环路滤 波器中泵出【1 1 】。电路有三种状态：保持、充电、放电。如果q a = q 庐0 ，开关s 1 、s 2 断 开，保持不变；如果矾为高电平而幽为低电平，则开关s 1 闭合同时开关s 2 断开， 此时i i 对g 充电；如果9 为低电平而如为高电平，则开关s l 断开同时开关s 2 闭合， 此时c p 通过1 2 放电。例如，b 落后于a ，必产生连续脉冲，甜升高。1 1 被称为上拉 电流，1 2 被称为下拉电流，二者的额定值相等。 v d c 月厂 厂 r n 雪厂 nn 厂 已 门门l翼 以 lill 厂一一广厂 图2 - 5 带电荷泵的p f d 电路1 2 2 2 电荷泵锁相环的理论分析 图2 - 6 是一个简单电荷泵锁相环电路的线性模型【1 3 】。在不考虑寄生的情况下，v c o 中有一个极点，其它的极点存在于l p f 中，所以l p f 的结构决定了电荷泵锁相环的阶 数。下面以一阶l p f 对应二阶电荷泵锁相环为例介绍锁相环的传递函数。 如果l p f 部分选择单个电容的结构，系统的开环传递函数为 三( s ) ：生上k v c o( 2 7 ) 西南交通大学硕士研究生学位论文第8 页 其中k e r o = i p 2 x ( a l r a d ) 是p f d 与c p 组成结构的增益，易是g 的电流，k v c o 压控振荡器的增益。 p f d c pl p f v c o 。 + 一、 b f s 十孚 _ 卜 歹。 图2 - 6 电荷泵锁相环线性模型1 3 】 闭环传递函数为 i p k v c o 耶) = 鼍( 2 - 8 ) 2 刀g 因为系统包含了两个虚数极点，所以系统并不稳定，为了修改系统的相位特性， 我们在l p f 部分引入了一个零点，即给电容串联了一个电阻岛，此时，开环传输函数 变为 耶) o p e n = 去( 岛+ 古竽 ( 2 9 ) 闭环传输函数为 酬妇= 篓竺芸 s 2 + 生k 溅+ 二生缸仞 2 t r 2 n c p ，将公式( 2 1 0 ) 用控制理论经常用的方式表达。其中，f 为阻尼系数， 率，则闭环传输函数为 日( s ) ic l o s e - - 再弦杀 对应的f 和。分别为 厄磊i 锄2 1 葛 ( 2 - 1 0 ) 。为固有频 ( 2 - 1 1 1 ( 2 - 1 2 ) 孝一r 2 v i p c 2 码p k v c o ( 2 - 1 3 ) 亏一2v 2 码。 该闭环系统在巳= 一1 ( 局g ) 处存在一个零点，两个极点为_ ：= ( 一善历) 驰。 衰减时间常数为l ( 铷) = 4 石( r p i p k v c o ) 。 2 3 延迟锁相环的原理 2 3 1d l l 的结构 延迟锁相环d l l 和p l l 的结构类似，所不同的在于d l l 用压控延迟线代替了p l l 中的v c o ，结构框图如图2 7 所示 西南交通大学硕士研究生学位论文第9 页 图2 7 延迟锁相环结构框图 延迟锁相环由鉴频鉴相器( p h a s ef r e q u e n c yd e c t o r ，p f d ) 、电荷泵( c h a r g ep u m p ， c p ) 、低通滤波器( l o wp a s sf i l t e r ，l p f ) 、压控延迟线( v o l t a g ec o n t r o ld e l a yl i n e ，v c d l ) 四个模块组成1 1 4 】。下面对d l l 的各模块介绍。 1 鉴频鉴相器 p f d 的作用是检测输入信号与v c d l 的输出信号的相位差或频率差，产生脉冲宽 度与相位差或频率差成正比的脉冲信号u p 和d n ，其中u p 表示参考信号的相位领先 或是频率高，d n 表示参反馈信号的相位领先或是频率高。 在p f d 的设计中，主要关注以下几个性能指标【1 5 】【1 6 】： ( 1 ) 鉴相特性曲线 鉴相特性曲线是指p f d 的输出电压随输入信号相位差变化的曲线，我们希望特性 曲线为线性，而且线性范围大。 ( 2 ) 鉴相灵敏度 鉴相灵敏度指的是输出电压和输入信号相位差的比值，单位为v t a d 。理想p f d 的鉴相灵敏度应该与输入信号幅度无关。如果鉴相特性为非线性时，一般定义相位差 为0 点处的灵敏度。 ( 3 ) 鉴相范围 鉴相范围指的是p f d 输出电压随输入信号相位差单调变化的相位范围。我们希望 理想p f d 的鉴相范围为【2 ，2 丌】，但是因为复位电路的延迟效应，实际的p f d 的鉴 相范围一般小于【- 2 ，2 丌】。 ( 4 ) 鉴相精度( 死区) 鉴相精度指的是输入信号在相同频率下，p f d 可以鉴别的最小相位误差，又称为 死区( d e a dz o n e ) t 1 7 】。如图2 8 所示，理想p f d 死区为零。而实际的p f d 当参考信号和 输出信号之间的相位差很小时，卯和d n 上产生的脉冲非常窄，因为实际的p f d 存在 着节点电容，会有一定的上升时间和下降时间，这样可能会使这些脉冲没有充足的时 间达到高电平，从而无法打开电荷泵，所以也就无法检测出这一相位差。所以当输入 相位差以小于某一特定值以d 时，l p f 的输出电压就不再是输入相位差的函数，其根源 就在于当相位差绝对值小于死区范围时，c p 中没有电流注入。此时整个d l l 环路增 益为零，电路没有锁定。因此我们称在o e = o 附近有一个宽度为：l o e 0 的“死区”，如图 2 - 9 所示，死区范围内，p f d 不工作，d l l 不工作。大的死区意味着输出信号会有比 较大的抖动。产生死区的根本原因是因为p f d 无法产生脉冲宽度为无穷小的脉冲信号。 西南交通大学硕士研究生学位论文第1o 页 。 l 勰 u 臼朋 。 a r i dz o l i e 叫 岁i 。2 x t ， l： ： - 尸j 图2 8 理想p f d 的特性曲线图2 - 9 带有“死区”的p f d 的非理想特性曲线 ( 5 ) 最大工作频率 p f d 的最大工作频率指的是p f d 可以稳定工作的最高频率。其定义是：两个输入 信号频率相同，相位差为9 0 。时，u p 和d n 有正确输出的最大频率1 8 】。如果输入信 号的周期= 2 k 耐，其中f 是输入信号相位差为零时清零信号的传输延时，这时p f d 的输出错误信息将要占半个周期，这样无法连续的对参考信号进行捕获，所以p f d 的 最大工作频率必须满足向。由此可见，觚r 和向成反比，砒r 越小，锄的范 厶二1 r s l 围越大。 p f d 主要有以下几种结构：传统p f d ( c o n p f d ) 、无死区p f d ( n c p f d ) 、预充电式 p f d ( p t p f d ) 、动态结构p f d 。 ( 1 ) 传统p f d ( c o n p f d ) 1 9 】 传统p f d 又叫普通型边沿触发式p f d ，结构如图2 1 0 所示。 旷 ! _ 厶二羔釜里：_ j 一u p 厶。广：堡竺里：，i o ，7- 一 一j ，l 、- ，矾盘，一c kr e s e t + _ dq _ 蹦 。_ 图2 1 0 传统p f d 电路结构 这种结构的p f d 优点是采用了传统的d 触发器，鉴相范围为 - 2 7 【，+ 2 7 【 ，结构简 单，线性度好；缺点是门延迟大，并且有反馈，这样使得p f d 中的m o s 管不能达到 完全的饱和、截止状态，结果造成电路在较高的频率下会有较低的工作速度和很大的 功耗，特性曲线在稳定状态下会有很大的死区，使整个环路有很大的抖动，严重时环 路会失锁。 ( 2 ) 无死区p f d ( n c p f d ) 2 0 】 无死区p f d 在输入信号和受控信号之间加入了两个r l c 级，为的是去掉相位特性曲 线中在相位差士兀附近的死区，这种结构的优点是简单，可以工作在较高的速度下，无 西南交通大学硕士研究生学位论文第11 页 死区；缺点是鉴相范围只有 - 冗，h ，当相位差大于士7 【时，电路会出错，电路结构如 图2 1 1 所示。 | v c d 1 i i i 一 l 余 。 弋 弋 1 l l l 图2 - 1 1 无死区p f d 电路结构 ( 3 ) 预充电式v f d ( p t p f d ) ( 2 1 】【2 2 】 预充电式p f d 的预充电端代替了传统的触发器，结构如图2 1 2 所示，这种结构的 电路简单，寄生电容小，延迟路径为三个逻辑门深度，可以进行高速工作。缺点是鉴 相范围只有【兀，h ，有死区存在2 3 1 。 ，嗽 图2 1 2 预充电式p f d 电路结构 ( 4 ) 动态结构的d 触发器p f d 【2 4 】【2 5 】【2 6 】 图2 1 3 为真单向时钟( t s p c ) d 触发器。两个t s p cd 触发器可以组成一个动态 的p f d ，如图2 1 4 所示。该结构由两个反相器、一个或非门和两个t s p cd 触发器组 成。复位路径上的两个反相器是为了消除死区。这种结构的p f d 是目前比较常用的 西南交通大学硕士研究生学位论文第12 页 p f d ，其优点是内部晶体管数量小、工作速度快。 e l k r e s e 图2 1 3t s p cd 触发器图2 1 4 动态p f d 电路结构 2 电荷泵 我们在2 2 1 节已经阐述过电荷泵的电路结构和工作原理，电荷泵的主要性能指标 包括【2 7 】： ( 1 ) 输出摆幅 因为压控延迟线的延迟范围是通过电荷泵的输出电压来调节的，所以只有输出电 压范围较宽的电荷泵才能适应延迟范围较宽的压控延迟线。通常所使用的电荷泵，其 充放电电流均由电流镜构成，其输出摆幅就是电荷泵的输出摆幅。通常我们会使用高 摆幅的电流镜架构来满足我们的需求，但是高摆幅的电流镜需要占用相当大的面积。 ( 2 ) 充电电流和放电电流之间的匹配度 理论上，电荷泵的充电电流等于其放电电流。充电电流和放电电流一致才会使p f d 没有相位偏移。造成充电电流和放电电流不匹配的原因是n m o s 管和p m o s 管之间的 差异，这些差异包括：载流子迁移率、阈值电压、导通电阻等等。 实际的电荷泵，如图2 1 5 所示，恒流源一般采用偏置的p m o s 和偏置的n m o s 实现，开关一般会采用m o s 开关来实现，这样会在电路中引入达不到理想电荷泵模型 要求的非理想因素，这些因素包括： ( 1 ) 电流失配【2 8 】【2 9 】 理想情况下电荷泵的输出信号u p 和d n 不能同时为高电平，但是在电路锁定的情 况下，u p 和d n 在一段时间内会同时保持高电平，此时上下两个电流源同时开启，如 果两个电流源精确匹配，则不会有电流流入或是流出电容，的电压保持不变，电路 西南交通大学硕士研究生学位论文第13 页 正常工作30 1 。但是实际上，电流源不能完全匹配，p m o s 管和n m o s 管存在电流失配， 同时开启就会有电流流入或是流出电容，其大小等于4 = ii d n i u pi ，因此造成的 的电压波动大小等于4 比= 罢去= 卫堕云型，造成的输出时钟相位偏移大小等于 锄。t - - 2 万鲁箬，其中厶幻一是开启时间，厶j 是净电流大小，珏盯是输入参考时钟 r e fi c p 周期。从上述公式中可以看出，当t r e f 和厶，一定的情况下，减小厶可以减小电流 失配。 。 叫 h 亡严 鼍 旦 p f d d | v d n 沁一 图2 - 1 5c p 电路的实现 ( 2 ) 沟道电荷注入 开关管m 1 和m 2 处于导通时，衬底中生成了反型层，形成了导电沟道，导电沟 道中就积累了电荷，当开关m 1 和m 2 关断后，沟道电荷分别向源端和漏端漏出，使得 滤波电容g 上的控制电压圪州产生波动，从而产生了噪声，这就是沟道电荷注入现象 【3 1 】 o ( 3 ) 电荷共享 电荷共享产生的原因如图2 1 6a ) 所示，因为恒流源m o s 漏极存在一定的寄生电容 c i 和o ，当s 1 和s 2 断开时，电容c i 上的电压被上拉到电源，电容上的电压被下拉到 地；当s 1 和s 2 都导通时，电容c x 上电压下降，而电容c y 上电压上升，最后， 比z 巧z ，又因为玖和h 上的电压的变化是由0 上的电荷提供的，所以这样又 会导致圪州的抖动。图2 1 6b ) 形象说明了这种影响。 西南交通大学硕士研究生学位论文第1 4 页 一 h 亡卜 鼍 竺一 p f d d l v d n 珞 v c l c _ 一 a ) 电荷共享分析电路 ， ， ，一 一一 t b ) 电荷共享波形示例 图2 1 6 电荷共享产生机理 ( 4 ) 时钟馈通 时钟馈通产生的原因是：由于m o s 开关上存在栅漏或是栅源的重叠电容，当控制 信号卯或是d n 出现抖动时，这些重叠的电容会将控制信号的抖动耦合到g 上，这 样一来，也会向输出电压圪州引入误差。 为解决上述这些电荷泵电路的非理想因素，目前有几种比较常见的针对不同非理 想因素的解决方案。 为解决电流失配，从其产生机理出发，可以采用电流源代替有偏置的m o s 管电流 源，这样一来可以在较大程度上消除因为圪圳波动带来的i v p 或i o u 值的波动；另外， 采用电流轮电足名( c u r r e n ts t e e r i n g ) 3 2 1 ，可以消除因为p m o s 和n m o s 开关时间不同而导 致的电流失配；对于因为d n 和u p 之间的延迟而引入的电流失配，可以采用在p f d 的 d n 端添加传输门来抵消。上述这些用来解决电流失配的电路如图2 1 7 所示。 西南交通大学硕士研究生学位论文第15 页 a ) 镜像电流源方案 印叫 d 。n - - - - = = b ) 电流轮方案 扣一 p f d _ 一 z d n u p d n c ) 延时补偿方案 图2 1 7 电流失配解决方案 为了解决电荷共享的问题，如图2 1 8a ) 所示，一种简单的办法是，将图2 1 6a ) 中 的m o s 开关和m o s 恒流源的位置对调，如此一来，m o s 恒流源之间的寄生电容不会 因为开关操作被放电到零或是充电到电源电压，从而有效地抑制了电荷共享。另外如 图2 1 8b ) 所示，结合电流轮电路的办法也可以较好的抑制电荷共享。采用“自举 的 方法来消除电荷共享，因为运放的存在，玖将圪州钳制住，使匕，r 尸瞻，这样，即使有 西南交通大学硕士研究生学位论文第16 页 开关操作时，圪圳也不会受到电荷共享的影响，但是需要注意的是，电路使用的运放是 轨对轨( r a i l t o r a i l ) 运放【33 1 ，增加了设计的难度。 a ) 开关在源极方案 u p d n b ) 有运放的电流轮方案 图2 1 8 电荷共享解决方案 沟道电荷注入与时钟馈通，本质上都是m o s 开关的问题，要解决这两个问题可以 借鉴对m o s 开关的改进电路，如图2 1 9 所示。通过增加有互补信号s 控制的虚拟器 件m 2 ，当m 1 断开时，沟道中累积的电荷中的一部分会被m 2 吸收，当m 2 的宽长比是 m l 的一半时，电荷注入与时钟馈通都被抑制住了。 s s上 圪u f 图2 1 9 电荷注入及时钟馈通解决方案 除了以上提到的一些针对电荷泵不同非理想因素所采用的传统解决方案之外，还 有一些新型电荷泵电路可以克服这些非理想因素。文献3 4 中采用了一种差分式电荷泵 电路，电路结构如图2 2 0a ) 所示，其优点在于：减小了因为p m o s 与n m o s 开关的开 启时间不一致所造成的对电路性能的影响；因为电路的对称性，降低了因为开关控制 西南交通大学硕士研究生学位论文第17 页 信号时序上不匹配造成的对电路