（微电子学与固体电子学专业论文）系统芯片核联合测试优化技术.pdf

学硕 独食l j 件声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。据我所 知，除了文中特别加以标志和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果， 也不包含为获得金胆王些太堂 或其他教育机构的学位或证书而使用过的材料。与我一同工作 的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。 学位论文作者签字瓣钔飙m 年铲月护 学位论文版权使用授权书 本学位论文作者完全了解金壁王些太堂有关保留、使用学位论文的规定，有权保留并向 国家有关部门或机构送交论文的复印件和磁盘，允许论文被查阅或借阅。本人授权金胆王些太 兰l 可以将学位论文的全部或部分论文内容编入有关数据库进行检索，可以采用影印、缩印或扫 描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后适用本授权书) 学位敝者虢印霄景导师躲易巍净 签字日期：俨年- 月功旧 签字日期：) 0 1 1 年乒月旋芦 学位论文作者毕业后去向： 工作单位： 通讯地址： 电话： 邮编： 系统芯片芯核联合测试优化技术 摘要 随着集成电路设计技术及制造工艺的不断发展，集成电路已经进入了系统 芯片( s y s t e mo nc h i p ，s o c ) 时代。然而随着s o c 集成的芯核数目的增多，芯 核结构复杂性的提高，测试数据量的膨胀等，为s o c 的测试带来更大的挑战。 测试是芯片产品规模化生产的重要环节，其目标是检测芯片在制造过程中引起 的电路故障。v l s i 测试方法主要有基于a t e 的外部测试、内建自测试( b u i l t i n s e l f - t e s t ，b i s t ) 和基于测试资源划分( t e s tr e s o u r c ep a r t i t i o n ，t r p ) 的优化测 试。目前，基于嵌入式芯核的s o c 测试技术已经成为学术界研究热点。本学位 论文在综述s o c 测试理论及关键技术基础的前提下，重点针对s o c 多芯核联合 测试和s o c 芯核层次化并行测试，开展创新的技术研究。 平衡划分芯核测试链可以降低芯核测试应用时间，论文针对测试访问机制 ( t a m ) 约束的硬核测试链划分问题，应用最佳适应递减算法b f d ，可以生成 更加平衡的芯核测试链。论文以最小化s o c 测试应用时间为目标，构建了一种 可重配置的多芯核串行联合扫描测试结构，实现多个芯核测试向量的联合扫描。 实验将建议方案结合b f d 算法应用于典型i t c 0 2s o c 测试基准电路，结果表 明，与现有的芯核独立测试相比，有效降低s o c 测试应用时间。 为了解决层次化芯核的并行测试问题，论文通过扩展标准测试盒结构，给 出一种新的子核测试盒结构，该结构与两个测试访问机制( t a m ) 相连接的： 1 ) 子核的测试访问机制( t a m ) ，为子核传递测试激励：2 ) 父核的测试访问 机制( t a m ) ，为父核传递的测试激励。应用这种测试盒单元，通过芯核i n t e r n a l 和e x t e r n a l 模式，父核和子核的的测试数据能够同时被扫描。实验将建议的结构 应用于i t c 0 2 基准电路，实验结果表明，该结构有效实现了层次化芯核中父核 和子核的并行测试问题，并且在芯核并行测试条件下父核的测试时间相对芯核 独立测试条件下父核的测试时间增加的很少。 关键词：系统芯片；层次芯核；测试应用时间；测试盒；芯核联合测试 c o r e - - u n i f i e ds o ct e s to p t i m i z a t i o nt e c h n i q u e a b s t r a c t i n t e g r a t e dc i r c u i th a sc o m ei n t ot h ea g eo fs y s t e mo nc h i p ( s e e ) w i t ht h eq u i c k d e v e l o p m e n to fd e s i g na n dm a n u f a c t u r i n gt e c h n i q u e s h o w e v e r , w i t ht h ei n c r e a s eo ft h e n u m b e ro fc o r e sa n dt h ea r c h i t e c t u r ec o m p l e x i t yo fc o r e ，s o ct e s td a t av o l u m eg r o w s r a p i d l ya n ds o ct e s t i n gi sag r e a tc h a l l e n g e t e s t i n gi sa l li m p o r t a n tp r o c e s sf o ri n d u s t r i a l p r o d u c t i o n o fv l s ic h i p s ，t h e g o a lo fw h i c hi s t od e t e c tc i r c u i tf a u l t sc a u s e db y m a n u f a c t u r i n gp r o c e s s t h em e t h o d so ft e s t i n gv l s ic i r c u i t sm a i n l yi n c l u d ea t e - b a s e d e x t e r n a lt e s t ，b u i l d i ns e l f - t e s t ( b i s t ) a n dt e s tr e s o u r c ep a r t i t i o n ( t r p ) b a s e do p t i m i z a t i o n t e s t n l et e c h n i q u es t u d yf o rt e s t i n gs e eb a s e do ne m b e d d e dc o r e sh a sb e c o m eah o tt o p i c t i l i sd i s s e r t a t i o ns u m m a r i z e st h es o ct e s t i n gt e c h n o l o g ya n ds t r a t e g i e sa n dt h e ne x p l o r e s n e ws o l u t i o n st oc o r e u n i f i e ds o c t e s t i n ga n dh i e r a r c h i c a ls o ct e s t i n g t h em o r eb a l a n c ec o r ew r a p p e rs c a nc h a i n s ，t h el o w e rs o ct e s ta p p l i c a t i o nt i m e s d i s s e r t a t i o nu s e sb e s tf i td e c r e a s i n g ( b f d ) a l g o r i t h mt od e s i g nb a l a n c e dc o r ew r a p p e r s c a nc h a i n sf o rh a r dc o r e su n d e rg i v e nw i d t ho ft e s ta c c e s sm e c h a n i s m ( t a m ) t h r o u g h b f d a l g o r i t h m ，ab a l a n c e dc o r ew r a p p e rs c a nc h a i nc a nb ec r e a t e d a i m i n ga tm i n i m i z i n g s e et e s ta p p l i c a t i o nt i m e ，t h i sd i s s e r t a t i o np r e s e n t sak i n do fr e c o n f i g u r a b l ec o r e u n i f i e d w r a p p e rs c a nt e s ta r c h i t e c t u r e ，w h i c hm a k e st e s tv e c t o r so fd i f f e r e n tc o r e su n i o n a p p l i c a b l e t h en e wt e s ts c h e m ei sa p p l i e dt ot h et y p i c a lm o d u l e so fi t c 0 2s o cb e n c h m a r k s e x p e r i m e n t a lr e s u l t ss h o wt h a tc o m p a r e dw i t l lt h ee x i s t i n gt e c h n i q u et h a tc o r e sa r et e s t e d i n d e p e n d e n t l yf r o me a c ho t h e r , t h el l e wt e s ts c h e m ec a nr e d u c es e et e s ta p p l i c a t i o nt i m e e f f e c t i v e l y t oa l l o wp a r a l l e lt e s t i n go fb o t hp a r e n ta n dc h i l dc o r e si n t e g r a t e di nas e e ，t h i s d i s s e r t a t i o nm o d i f i e st h ew r a p p e rc e l l si nt h e c h i l dc o r e w r a p p e rb ye x t e n d i n gt h e c o n v e n t i o n a lw r a p p e rd e s i g n ，n l ep r o p o s e dw r a p p e rc e l lc a nb ec o n n e c t e dt ot h ef o l l o w i n g t w o1 a m s ：1 ) c h i l dc o r et a mt os c a nt h et e s td a t ai n t ot h ec h i l dc o r es c a nc h a i n s 2 ) p a r e n tc o r et a m t os c a nt h et e s td a t ai n t ot h ep a r e n tc o r es c a nc h a i n s w i t ht h ep r o p o s e d w r a p p e rc e l l s ，t h et e s tv e c t o r so fb o t hp a r e n ta n di t sc h i l dc o r e sc a nb es c a n n e di nt h r o u g h u n i o nc o r ei n t e m a la n de x t e m a lt e s tm o d e s e x p e r i m e n t a lr e s u l t sw i t ht h ei t c 0 2s o c b e n c h m a r k ss h o wt h a tt e s t i n gp a r e n ta n dc h i l dc o r e sc a l lb ee x e c u t e di np a r a l l e la n dt h et e s t a p p l i c a t i o nt i m ef o rp a r e n tc o r ei n c r e a s e sal i t t l ec o m p a r e dt ot h ec a s eo fc o r e a l o n es c a l a t e s ts c h e m e k e y w o r d s ：s y s t e mo nc h i p ；h i e r a r c h i c a lc o r e ；t e s ta p p l i c a t i o nt i m e ；w r a p p e r ； c o r e u n i f i e dt e s t 致谢 在本论文完成之际，首先要衷心感谢我的导师易茂祥副教授，本论文是在 易老师的悉心指导下完成的，在攻读硕士学位期间，易老师在学习和研究方面 给了我细心的指导和无私的帮助。易老师科学严谨的治学态度，踏实勤奋的工 作作风，渊博的知识和忠厚坦诚的人品，为我树立了学习的榜样。易老师在生 活上和其他方面的关照和教诲也将使我毕生难忘，在此我向导师致以衷心的感 谢和最美好的祝愿。 感谢合肥工业大学对我的培养，给我的学习生活提供了良好的环境，在校 期间我深深感到了合工大老师渊博的学识和饱满的热情，得到了许多老师和同 学的热心帮助，在此向梁华国老师，刘士兴老师，杨明武老师，解光军老师， 何晓雄老师，黄英老师，梁齐老师，杨依忠老师等其他老师表示深深的谢意。 感谢同实验室的所有同学，感谢梅春雷，闫涛，申志飞等，感谢你们在学 习和生活上给予我的帮助。 最后感谢我的家人，感谢他们给予我的关爱和支持。感谢所有关心和帮助 我的人，谢谢你们! 作者：郭雪影 2 0 11 年3 月 目录 第一章绪论1 1 1 选题背景和研究意义1 1 2 国内外研究现状2 1 2 1 基于芯核的s o c 测试结构介绍2 1 2 2s o c 系统级的d f t 设计研究现状4 1 2 3 测试优化方法研究现状5 1 2 4 层次化芯核测试研究现状7 1 3 论文的章节安排8 第二章s o c 测试理论及关键技术基础9 2 1s o c 测试的研究基础9 2 1 1 芯核的定义和分类9 2 1 2 可测性设计( d f t ) 与扫描测试1 2 2 2 系统级的d f t 设计1 4 2 2 1 芯核测试盒设计1 4 2 2 2t a m 设计16 2 3s o c 测试优化1 9 2 3 1 测试调度方法1 9 2 3 2 测试盒t a m 与调度协同优化技术2 0 2 4 小结2 2 第三章多芯核串行联合测试2 3 3 1 基于扫描测试的芯核测试链的相关知识2 3 3 1 1 测试链的基本定义2 3 3 1 2 芯核测试应用时间的定义2 3 3 2 测试链平衡划分和最佳适应递减算法2 4 3 2 1 测试链平衡划分问题的提出2 4 3 2 2 最佳适应递减算法及应用2 4 3 3 多芯核联合测试的应用2 6 3 3 1 多芯核联合扫描链结构和重配置设计2 6 3 3 2 多芯核串行联合测试的应用2 7 3 3 2 实验：芯核联合扫描与芯核独立扫描测试的比较2 9 3 4 ，j 、结31 第四章层次化芯核的联合测试3 2 4 1 芯核测试盒单元的工作原理3 2 4 1 1 测试盒单元的工作模式3 2 4 1 2 芯核的内部测试3 3 4 1 3 芯核的互连测试3 3 4 2i e e es t d1 5 0 0 测试盒单元结构和工作方式3 4 4 3 层次化芯核的并行测试问题的提出3 8 4 4 层次化芯核的测试盒单元的改进4 2 4 4 1 改进的子核的测试盒单元结构4 2 4 4 2 改进的子核测试盒工作模式4 3 4 5 实验4 4 4 6 小结4 7 第五章总结与展望4 8 参考文献4 9 攻读硕士学位期间发表的论文5 2 攻读硕士学位期间参与的科研项目5 2 插图清单 图l ，l 通用的s o c 测试访问结构3 图1 2 测试优化方法与优化目标5 图2 1 系统芯片s o c 结构示意图9 图2 2 层次化的s o c 设计和模块层次树1 1 图2 3 普通的d 触发器和可扫描的d 触发器1 3 图2 。4 可扫描的d 触发器符号图1 3 图2 5 基于扫描的d f t 方案示意图1 3 图2 - 6i e e es t d1 5 0 0 测试盒组成1 5 图2 7 多路选择器结构1 6 图2 8 菊花链结构和分布式结构1 7 图2 - 9 测试总线结构1 8 图2 1 0 测试围栏结构1 9 图2 1 1 基于固定宽度的测试总线结构及其测试调度2 1 图2 1 2 基于柔性宽度的测试总线结构及其测试调度2 1 图3 1 应用b f d 算法进行的单个芯核内部扫描链的平衡划分2 5 图3 2 应用b f d 算法进行的单个芯核测试链的平衡划分2 5 图3 3 芯核a 的测试激励2 6 图3 - 4 芯核b 的测试激励2 6 图3 5 芯核a 和b 的联合扫描链的测试激励2 6 图3 - 6 芯核联合的串行扫描结构2 7 图3 7 芯核c 1 、c 2 和c 3 联合扫描链2 8 图3 8 芯核c 1 、c 2 联合扫描链2 8 图3 - 9 芯核c 3 的扫描链2 9 图4 1 测试盒单元功能示意图3 2 图4 2 芯核的i n t e r n a l 测试模式下测试盒单元的数据流向3 3 图4 3 芯核的e x t e r n a l 测试模式下测试盒单元的数据流向3 4 图4 - 4 基于i e e es t d1 5 0 0 标准的测试盒输入单元j 3 4 图4 5 基于i e e es t d1 5 0 0 标准的测试盒输出单元3 4 图4 - 6 功能模式3 5 图4 7 移位模式：3 5 图4 8 驱动模式3 6 图4 - 9 捕获模式3 6 图4 1 0 单个芯核的i n t e r n a l 扫描测试3 7 图4 1 1 层次化芯核的测试结构3 9 图4 1 2 层次化芯核中父核的测试4 1 图4 - 1 3 层次化芯核中子核的测试4 1 图4 1 4 子核的测试盒输入单元4 2 图4 1 5 子核的测试盒输出单元4 2 图4 1 6 测试盒输入单元的i n t e r n a l 正常模式和移位模式4 3 图4 一1 7 测试盒输入单元的i n t e r n a l 驱动模式4 3 图4 - 1 8 测试盒输出单元的i n t e r n a l 捕获模式4 3 图4 1 9 测试盒输出单元的i n t e r n a l 正常模式和移位模式4 4 图4 2 0 测试盒输入单元的e x t e r n a l 移位模式和捕获模式4 4 图4 2 1 测试盒输出单元的e x t e r n a l 移位模式和驱动模式4 4 表格清单 表3 1s o c h 9 5 3 模块0 独立扫描和联合扫描的测试应用时间比较3 0 表3 - 2s o c p 2 2 8 1 0 模块o 独立扫描和联合扫描的测试应用时间比较3 0 表3 3s o c g l 0 2 3 模块0 独立扫描和联合扫描的测试应用时间比较3 0 表4 - ls o c p 2 2 8 1 0 层次化芯核5 ( 父核) 测试应用时间比较4 5 表4 - 2s o c p 3 4 3 9 2 层次化芯核1 0 ( 父核) 测试应用时间比较4 5 表4 3s o c p 9 3 7 9 1 层次化芯核6 ( 父核) 测试应用时间比较4 5 表4 - 4s o c p 9 3 7 9 1 层次化芯核1 7 ( 父核) 测试应用时间比较4 6 表4 5s o c p 9 3 7 9 1 层次化芯核2 0 ( 父核) 测试应用时间比较4 6 表4 6s o c p 9 3 7 9 1 层次化芯核2 9 ( 父核) 测试应用时间比较4 6 第一章绪论 1 1 选题背景和研究意义 随着集成电路技术的不断发展，芯片规模日益增大，芯片集成度迅猛增加， 集成电路已经进入了系统芯片( s o c ，s y s t e mo nc h i p ) 时代。系统芯片，又称 为片上系统，是将多个芯片组成的复杂系统( 包括数字电路、模拟电路、存储 器等) 集成在一个芯片上，形成一个完备的系统。与传统的板级系统相比，在 体积、功耗、成本等方面，s o c 都占有相当大的优势。 目前，采用芯核复用技术来开发s o c 芯片，已经成为s o c 最普遍的设计方法。 设计者可以通过选择不同厂商提供的经过设计验证的模块( 芯核) 来构建系统 芯片，这种设计模式大大缩短了复杂芯片的设计周期，提高了设计产量并加快 了产品的面市。但是这种基于芯核的s o c 测试，也存在许多问题，这些问题主 要体现在以下几个方面： ( 1 ) 由于芯核最终要被嵌入到s o c 中，这样芯核的输入输出端口也随之嵌入 到s o c 中，一般无法像分立器件那样可以直接访问。因此，如何通过s o c 的引 脚来对各个芯核进行访问是基于芯核复用的s o c 测试的关键问题之一。 ( 2 ) 随着s o c 嵌入芯核数目的增多和芯核复杂度的增加，完成s o c 测试所需 的测试数据量也随之快速膨胀，然而相比之下，外部自动测试设备( a t e ， a u t o m a t i ct e s te q u i p m e n t ) 所能提供的测试带宽和存储器等资源是有限的，以 致测试成本急剧上升，s o c 的测试成本在其制造成本中所占比例正逐渐增大。 因此，如何有效的减少测试数据量和测试应用时间( t a t ，t e s ta p p l i c a t i o nt i m e ) 以降低测试成本，是s o c 的测试中必须考虑的问题。 ( 3 ) 今天的s o c 中集成的芯核可能达到几十个之多，这么多的芯核不可能同 时进行测试，而是要分批进行测试。最简单的测试控制策略是一次只测试一个 芯核，但是实际上这种方法是非常不经济的，可以通过将几个芯核组织在一起 同时进行测试，从而减少芯片总的测试时间，降低芯片成本。因此需要有相应 的测试控制逻辑实现对片上芯核的测试控制，即测试调度问题。如何实现这种 控制策略，是减少芯片测试时间和成本的关键问题，也是基于嵌入式芯核的s o c 测试必须考虑的问题。 目前，针对基于嵌入式芯核的s o c 的测试的研究已经成为研究热点，已有 许多学者提出了多种方法来解决这些基于芯核的s o c 测试问题，如芯核测试访 问的难以进入性，已有学者提出了通用的测试访问结构加以解决；许多学者提 出了多种测试数据压缩算法，来减少测试数据量。但是研究所针对的芯核，绝 大多数为不具有层次化的芯核，即芯核本身，不再包含有其他芯核。但随着基 于芯核的s o c 设计的发展，芯核本身可能需要采用已有的芯核来完成设计，这 种嵌入了芯核的芯核，称之为父核( p a r e n tc o r e s ) ，而被嵌入的芯核称为子核 ( c h i l dc o r e s ) 。这种芯核的层次化嵌入特性，给芯核的测试带来了许多约束条 件，导致其测试的访问和应用受到了很大制约。 本课题以基于芯核的s o c 测试为背景，研究多芯核联合测试方法，将多个 芯核通过测试控制策略进行联合，实现测试资源优化利用，从而降低s o c 的测 试时间，降低其测试成本：同时，课题针对目前大多数研究工作都没有考虑芯 核的层次化问题，考虑芯核层次化嵌入带来的互连约束条件，研究层次化芯核 的测试问题。课题的研究工作对于促进系统芯片测试技术的进步，降低芯片的 测试成本，具有较大的理论意义和应用价值。 1 2 国内外研究现状 1 2 1 基于芯核的s o c 测试结构介绍 s o c 的测试方法和技术近年来一直受到学术界和产业界的广泛关注。测试 的过程是将测试激励施加到待测电路c u t ( c i r c u i tu n d e rt e s t ，c u t ) ，然后捕 获测试响应，并比较实际的测试响应与期望响应之间是否存在差异，如果存在 差异，表明被测电路有故障。 系统芯片s o c 一般由若干个芯核和一些u d l ( 用户定义逻辑，u s e rd e f i n e d l o g i c ，u d l ) 组成，因此系统芯片s o c 测试是由各个芯核的单独测试、u d l 测试以及核与核或核与u d l 之间的互连测试组成。当芯核被嵌入到s o c 后， 就成为s o c 的一部分，我们无法从s o c 引脚直接访问到芯核的输入输出端口， 因此芯核的输入输出端口便失去了原有的可控性和可观测性，使得s o c 中芯核 的测试变得十分困难。因此需要提供一条路径，来实现从s o c 的输入引脚向芯 核的输入端口施加测试激励，并在芯核的输出端口捕获期望的测试响应并传送 到s o c 的输出引脚，以此来实现芯核的测试。因此s o c 测试就是为芯核和u d l 的单独测试以及它们之间的互连测试提供种芯片级的测试访问机铝i ( t a m ， t e s ta c c e s sm e c h a n i s m ) ，芯片级测试控制。测试控制是指在芯片测试过程中， 当要测试某一个芯核时就激活该芯核，使其处于测试状态，当其测试完成后， 就将该芯核置于测试复位状态。而当完成整个s o c 测试时要将所有核置于正常 的功能模式。s o c 芯片的测试控制是由芯片级测试控制器来完成。通常芯片级 测试控制器由芯片集成者负责设计，以确保能够正确控制芯核在各种不同工作 模式之间的切换，这种切换机制由芯核提供者提供。 综上所述，具有测试隔离和测试访问机制的芯核测试结构应具有如下特点： 1 ) 允许在没有片上其他芯核或u d l 干扰的情况下，将测试向量传送到芯核的 输入端口，并将在其输出端口捕获的测试响应传送出去，以便进行分析比较。 2 ) 允许在相互隔离情况下，多个芯核同时进行测试。 3 ) 允许测试核与核或者核与u d l 间的互连逻辑。 4 ) 如果对相邻逻辑没有特殊要求，允许直接测试该芯核，因此使得芯核的测试 2 变得简单。 针对以上所述的芯核测试结构的特点，许多研究者提出了各种各样的芯核 测试策略，其中应用最广泛和最为典型的一种通用测试访问结构1 1 】。如图1 1 所示。 该测试结构由以下四个部分组成：测试源( s o u r c e ) 、测试宿( s i n k ) 、测 试访问机制t a m 和测试盒( w r a p p e r ) 。 图1 - l 通用的s o c 测试访问结构 这四部分的主要功能介绍如下： 1 ) 测试源( s o u r c e ) 和测试宿( s i n k ) 。测试源用于存储或生成测试激励，测 试宿用于收集和分析测试响应。测试源和测试宿的实现方式有三种：第一种采 用内建自测试( b i s t ) 技术将二者集成在被测试芯片上，这需要附加的面积开 销。第二种采用片外的测试源或收集池，此时需要使用外部的a t e 设备。第三 种是这两种方法的结合。 2 ) 测试访问机制( t a m ) 。t a m 是分配给芯核的测试专用信号线资源，在系 统芯片s o c 引脚端和芯核端口之间传输测试激励和测试响应。 3 ) 测试盒( w r a p p e r ) 。测设盒是包围芯核的一层电路，构成芯核和s o c 环境 的接口，将芯核的端口与片上其他部分、测试访问机制连接在一起。测设盒要 能够实现芯核的测试隔离，并使得芯核的各种工作模式之间可以进行切换，如 常规模式( 功能模式) ，芯核内部测试( i n t e r n a l ) 模式，芯核外部测试( e x t e r n a l ) 模式。 有了这种通用的测试结构，s o c 的测试过程可以表述为：存储在测试源中 的测试激励数据，经过t a m ，传输到芯核的测试盒，加到芯核的引脚上；而测 试响应通过t a m 送到测试宿，实现结果的分析和评估。 目前，基于芯核的s o c 测试绝大部分都采用了这种测试源一测试访问机制 一测试宿的测试结构。针对这种测试结构，为了减小s o c 的测试时间，降低测 试成本，目前的研究主要集中在d f t 设计及测试优化两个方面。 1 2 2s o c 系统级的d f t 设计研究现状 为了降低集成电路的测试复杂度与测试成本，并且提高测试质量，2 0 世纪 7 0 年代提出了可测试性设计( d e s i g nf o rt e s t a b i l i t y ，d f t ) 的概念，即在集成 电路设计的早期阶段就考虑测试的需求，在电路设计中增加有助于测试的电路。 目前基于芯核的s o c 测试技术也已广泛采用d f t 技术，一般包括芯核级测试 技术和系统级测试技术两个层次。芯核级测试技术主要是针对芯核提供商而言， 是指芯核提供商对芯核所做的d f t 设计和测试方案，并将测试的相关信息传递 给s o c 设计者。而s o c 设计者负责系统级的测试，主要任务包括系统级的d f t 、 芯核之间的互连和u d l 测试方案设计、测试调度。 其中，系统级的d f t ，主要包括芯核测试盒( w r a p p e r ) 设计，测试访问机 制( t a m ) 设计及测试盒t a m 协同设计与优化技术。 ( 1 ) 测试盒设计 前文已经介绍过，测设盒是包围芯核的一层电路，是芯核的测试接口。针 对测试盒的设计及优化，学术界开展了大量的研究工作。一种称为t e s t c o l l a r ( 测试环) 的可重用测试盒，该测设盒结构上包括测试单元和测试控制块，可 配合总线式t a m 工作【2 】。另一种称为t e s t s h e l l 的测试盒结构，通过增加可选 的旁路( b y p a s s ) 寄存器，使得芯核可以工作在旁路模式，使多个芯核可以共 享相同宽度的t a m 。3 。i e e e 组织制订了芯核测试标准一i e e es t d1 5 0 0 4 1 ，旨在 标准化芯核的测试接口，测试接口在硬件上，即表现为测试盒；软件上，表现 为芯核测试语言( c o r et e s tl a n g u a g e ，c t l ) 规范，用于描述芯核提供商提供 给用户的与测试相关的所有信息。有关测试盒的详细介绍在第二章中给出。 针对单个芯核的多种测试，每种测试对t a m 的宽度不同，一些学者设计 了可重配置的测试盒，他们提出了一种可重配置的芯核测试盒，通过在芯核内 部的每个可重配置扫描链的输入和输出位置，插入多路控制器，使得可以在芯 核的测试过程中，动态改变分配给它的t a m 宽度【5 】；还有学者提出了一种功耗 约束的可重配置芯核测试盒结构1 6 】；此外，还有研究者提出了一种新颖的芯核 测试盒结构，试图解决多时钟域嵌入芯核引起的可测试性问题【7 1 。 ( 2 ) t a m 设计 测试访问机制( t a m ) 用于在测试源测试宿与被测芯核之间传递测试激励 测试响应。t a m 的设计与优化是减少s o c 测试时间的关键技术之一，因此近 年来学术界已有大量工作研究了t a m 的设计及优化问题，其中三种最基本的 4 芯核扫描测试访问机制，分别为多路选择器结构、菊花链结构和分布式结构( 详 细内容在第2 章中介绍) ，用于s o c 的芯核测试访问 8 1 ；在这三种基本结构的 基础上，提出了测试总线( t e s t b u s ) 结构，该结构是芯核通过t e s t c o l l a r 的测 试盒逻辑与测试总线连接，实现芯核的测试访问与测试隔离，但是t e s t c o l l a r 并不支持测试宽度的适配，也不支持针对其周围逻辑的外部测试【2 1 。此外，一 种称为测试围栏( t e s t r a i l ) 结构被提出，这种结构允许同时访问多个或全部芯 核，并且支持外部测试的实现。有关t e s t b u s 和t e s t r a i l 的详细介绍在第二章 里给出。 1 2 3 测试优化方法研究现状 随着集成电路技术的迅猛发展，传统的d f t 和测试生成技术面临着测试数 据量庞大、测试时间过长和测试功耗过高等严峻挑战，因而工业界和学术界的 研究人员提出了各种测试优化方法，以期在不降低测试质量的前提下，通过控 制测试数据量、测试功耗和测试时间，尽量减小测试成本。主要的测试优化方 法有测试压缩方法、低功耗测试方法和测试调度方法。这三种方法中，测试压 缩方法主要是针对测试数据量，低功耗测试方法则主要针对测试功耗，而测试 调度方法主要是针对测试时间优化。这些方法在解决各自主要矛盾的同时，也 试图或多或少地对另外一项或者两项目标进行优化。如图1 2 所示，箭头指向 的是优化目标，粗线表明了各个测试优化方法的主要优化目标。 图1 - 2 测试优化方法与优化目标 从图中可以看出，低功耗测试方法的目标只是降低测试功耗，而对减少测 试时间和测试数据量没有作用，s o c 的低功耗测试方法，不在本课题的研究内 容之列。 ( 1 ) 测试数据压缩 前面已经介绍过，对于s o c 测试而言，若采用片外的测试源或测试宿，此 时需要使用a t e ( 自动测试设备) 设备，具体测试过程是：先将s o c 的测试数 5 据( 包括测试激励和正确的测试响应) 存储在a t e 的存储器中，通过预先设计 的通信协议和测试控制方案，由a t e 将测试激励传送到测试台，施加到c u t 上，然后将捕获的测试响应传回a t e ，与存储在a t e 上的正确响应进行比较， 分析比较测试结果。这种方法的有效性主要取决于a t e 的性能。随着s o c 中 嵌入芯核的复杂程度越来越高，导致s o c 测试数据量急剧膨胀。而有限的a t e 通道带宽和存储资源，使采用a t e 的s o c 测试时间不断增加，芯片的测试成 本也必然随之增加。基于测试数据压缩基础的测试资源划分( t r p ) 方法，是 目前降低s o c 测试应用时间的有效方法之一。t r p 技术将被测s o c 芯片中的测 试数据压缩后存储在a t e 中，在s o c 上集成对应的测试数据解压器。测试时 由a t e 将压缩后的测试数据传送到被测芯片上，由片上解压器进行解压，然后 再添加到c u t 上。 测试数据压缩，是实现t r p 技术的基础，关于测试数据压缩与解压技术， 特别是针对测试激励的无损压缩技术，已成为近年来s o c 测试技术研究的一个 热点。基于编码的压缩技术，是测试激励压缩技术的研究重点，基于编码的压 缩方法，其压缩过程一般与被测电路的结构信息无关，因此特别适合芯核的测 试数据压缩。典型的测试激励压缩技术采用的编码方法主要有：经典统计编码 【9 】，g o l o m b 编码【1 0 】【1 1 1 、游程编码【1 2 1 等，还有很多改进的编码压缩方案如扩展的 g o l o m b 编码方案【l 引，游程一哈夫曼混合编码方案等。 ( 2 ) 测试调度与t a m 协同优化 测试调度，也是减小s o c 测试时间，从而降低s o c 测试成本的关键技术。 所谓s o c 测试调度，就是在给定t a m 带宽、芯核数量和芯核的测试参数( 包 括i o 端口数，测试向量数，扫描链数量及每个扫描链的长度等信息) 的前提 下，在满足测试约束条件下，为芯核分配t a m 资源，使s o c 总的测试应用时 间最短。s o c 测试调度技术强烈依赖于测试结构优化，并且由于芯核的t a m 设计优化和s o c 的测试调度技术，都会对s o c 测试应用时间产生直接的影响， 因此，将进行协同应用，可以达到更好的测试效果。 目前，基于总线( b u s ) 的t a m 结构可以分为固定宽度测试总线结构和柔 性宽度测试总线结构 1 4 1 两种：前者是对所有的t a m 资源进行划分，分成多个 宽度固定的t a m 组，然后以t a m 组为单位，执行芯核的测试调度，s o c 中的 每个芯核被分配且只能分配到一个t a m 组；后者以单根t a m 线为资源分配单 位，同一t a m 资源可为不同芯核测试所共享，相比固定宽度的测试总线结构， 采用柔性宽度，可以提高测试调度的灵活性，但同时也带来更高的附加硬件开 销。 对于基于固定宽度测试总线，主要的优化方法有整数线性规划( i n t e g e r l i n e a rp r o g r a m m i n g ，l i p ) 算法、基于图论的启发式优化算法【1 5 儿1 6 】。文献【1 7 】 中采用t e s t r a i l 结构，这种结构是基于固定宽度测试总线的t a m 优化设计技 6 术，该优化技术要求t a m 宽度必须大于s o c 中嵌入芯核总数【 】。而文献【1 8 】 取消了这一约束，并为此提出了一种新的启发式求解算法t ra r c h i t e c t 1 8 】。文 献 19 】扩展了t r a r c h i t e c t 算法，同时支持测试总线( t e s t b u s ) 和测试围栏 ( t e s t r a i l ) 结构，并导出了s o c 测试应用时间下限的计算方法【l9 1 。 对于基于柔性宽度测试总线，借助图论，通过引入柔性t a m 宽度设计， 研究了功耗约束条件下的s o c 测试调度问题1 2 0 】；文献 2 1 将t a m 结构设计映 射到著名的二维装箱问题进行研究【2 u ；文献 2 2 】将功耗约束下的测试盒t a m 测试调度协同优化问题，定义为带约束条件的3 d 装箱问题，并建议了一种启 发式算法进行求解1 2 2 1 。 1 2 4 层次化芯核测试研究现状 对基于芯核的s o c 进行测试，通常情况下采用模块化测试技术。通过优化 测试数据压缩方法、测试结构的设计和测试调度的控制，从而有效分配系统芯 片的测试资源，实现降低芯片测试应用时间的目的。之前，大多数s o c 测试技 术的研究工作，都假设芯片上所有芯核处在同一层次，并且不考虑芯核与芯核 之间互连逻辑的测试。由于目前s o c 中芯核的层次化嵌入特性，导致了芯核与 其互连逻辑的测试访问和测试应用，受到