（微电子学与固体电子学专业论文）超深亚微米工艺下互连线串扰及其影响研究.pdf

捅要 串扰是信号完整性研究领域中重要的一个方面，本文针对超深亚微米工艺下 的互连线r l c 串扰噪声进行了研究： 当工作频率高于g h z 时，耦合电感噪声已占噪声总量较大比重，因此基于全 局近似法的单根r l c 互连线宏模型，比r c 互连线模型来表征要更精确，稳定性 要更好。对于复杂的r l c 模型，庞大的运算过程会耗费非常大的机时，通过运用 精度较高的全局近似方法对已有互连线模型进行改进，提出更高精度的单根r l c 互连线宏模型。在单根互连模型的基础上，经过推导得出具有结构对称、仿真速 度快等特点的多耦合互连线的宏模型以克服基于k r y l o v 子空间等宏模型的非无源 性和不稳定性等问题；在一定程度上减小了串扰噪声的计算量，提高了计算精度。 关键字：串扰信号完整性超深亚微米 a b s t r a c t a b s t r a c t a sw ek n o w , c r o s s t a l ki st h ei m p o r t a n tf a c t o ro f s i ，a n di ts t r a i g h tl e a dt ot h es i g n a l d e l a ya n dn o i s e 1 1 1 i sp a p e r c o n c e r no nt h es t u d yo f r l cc r o s s t a l ka n di t se f f e c t i ft h ee f f e c to fi n d u c t a n c ec o n s i d e r e di n s i d e ，t h er cm o d u l em u s tb eo p t i m i z e d a d d i n glf a c t o r 弱r l cm o d u l es ot om a k et h ec h a r a c t e r i z a t i o l lo fc r o s s t a l km o r ec l o s e r t ot h ep r a c t i c a ls i t u a t i o n 1 1 1 cw h o l em o d e li sv e r yc o m p l e xs oa sn o tt oc a l c u l a t ef a s t e n o u g he v e nu s i n gt h ea d v a n c e dc o m p u t e r , t h e nt h em e t h o dr e d u c t i o nm e t h o d ss h o w t h e i ra d v a n t a g e s oa c c o r d i n ga p po ft h es i n g l e f a c t o rm o d e lc a ng e tt h em a c r om o d e l o ft h es i ，t h em u l t i - c o u p l em o d e lc a nn e a r e s tt h ef a c tc i r c u i ta n dg e tt h eb e t t e r n o n s o u r c ea n ds t a b i l i t yt ot h ec r u c i a lf a c t o r s a l lt h er e s e a r c hr e s u l t sc o u l dr e d u c et h ec o m p u t i n g - t i m ea n di n c r e a s et h ea c c u r a c y o ft h ec r o s s t a l kn o i s ee s t i m a t i o n k e y w o r d s ：c r o s s t a l ks iv d s m 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处， 本人签名： 刽建 本人承担一切的法律责任。 日期垒拿：血【 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再攥写的文章一律署名单位为西安电子科技大学。 ( 保密的论文在解密后遵守此规定) 本学位论文属于保密，在年解密后适用于本授权书。 本人签名：型垄 日期：翌萋：血 导师签名： 绪论 绪论 当今的微电子工艺在不断地缩小v l s i 芯片上互连线的尺寸、布线层数、布线 高宽比的同时，将不可避免的遇到信号延迟、串扰、过冲、振荡等互连问题。在 低频组件时代，这些问题就已经存在，但相比于电路设计、版图布线来说还处于 次要位置。但是i c 制造技术进入0 2 5 u r n 之后，由于互连而引发的以延迟和串扰为 主要内容的信号完整性问题已经成为深亚微米集成电路可靠性很重要的一个方 面。 串扰是深亚微米v l s i 互连布线中必须考虑的问题。 互连线的串扰通常是指两根毗邻的连线相互间的电磁耦合作用所诱生出的干 扰噪声。串扰在高速高密度的深亚微米v l s i 电路中尤为明显，当该噪声的峰值足 够大时，它将导致互连线上传输信号的逻辑特性发生混乱，或是使互连线终端的 负载管工作不正常，而且当串扰噪声的峰值接近m o s 晶体管的阈值电压时，由于 亚阈值漏泄电流，会使高速高密度电路耗散许多额外功率。 另外一种串扰模式称为基片耦合串扰。s o c 由于在同一块芯片上高度集成了数 字、模拟、射频乃至微波电路，以及芯片系统工作频率的不断提高，使得系统芯 片中同一介质基片上相互电路元件之间通过基片产生了耦合，即为基片耦合，从 而在系统芯片中产生信号串扰，该基片耦合广泛存在各电路内部以及相互电路之 间。它可以引起数字电路的时延，降低射频电路的工作性能；同时在混合信号电 路中还可以导致电路不能正常上作，从而对信号完整性提出了挑战，因此要想抑 制系统芯片中的信号串扰必须有效地抑制基片耦合。如何实现具有良好电磁兼容 性能的系统芯片对电路设计具有极其重要的意义，目前国内外正在积极研究这一 热点问题。 当前，在微电子及其应用领域正在发生一场前所未有的变革，这场变革是由 系统芯片( s o c ) 技术研究应用和发展引起的。从技术层面看，s o c 技术是超大规模 集成电路发展的必然趋势和主流，它以超深亚微米v d s m i 艺和口核复用技术为支 撑。采用超深亚微米v d s m i 艺的s o c 其电路设计越来越复杂，除了功能设计、逻 辑设计外，布线设计也越来越重要。因此，以s o c 为代表的深亚微米集成电路设计 将从以器件为中心的设计模式逐步过渡到以互连线为中心的设计模式。 因而互连可靠性作为国内外s o c 设计研究领域内极其重要和十分迫切的研究 内容，对于促进开发高性f l 邑s o c 芯片及s o c 设计平台、提高我军的武器装备水平具 有非常重要的意义，同时将促进微电子学、电路与系统、计算机应用等相关学科 的发展。 国内关于系统芯片串扰的研究仍处于起步阶段，以美国、欧洲、日本等国的 2 超深亚微米工艺下互连线串扰及其影响研究 研究水平处于领先位置，关注的重点是互连线串扰的物理模型及仿真。 在互连线建模方向，由于在建模时不仅仅需要关心其噪声的峰值，还需关注 另外两个量，即噪声峰值发生时间和噪声宽度，不同研究在对串扰噪声进行建模 时侧重点不同所关注的量也有所不同。有代表性的互连线模型为：d e v g a n 串扰噪 声模型、v i t t a l 串扰噪声模型、y u 串扰噪声模型、陈斌串扰噪声模型、l h c h e r t 串 扰噪声模型。这些模型或是只考虑了耦合电容的作用，忽略了耦合电感的作用； 或是在稳定性和精确性之间难以找到平衡；或是只求解噪声峰值表达式，没有同 时关注噪声峰值、峰值发生的时间和噪声宽度。另一方面，在互连线模型方面， 考虑电感效应的r l c 互连线模型，具有相对较高的精度，但是工程计算难度较大。 基于p a d 6 近似的a w e 等模型降阶技术以及在此基础上发展起来的p v l 、m p v l 、 r i c e 、r e x 、c f h 等方法，在提高计算速度的同时还存在计算量大、不稳定等问 题，也不适用于自动布图的延时估算，同时，保持降阶后电路的无源性也是一大 挑战。其它像统计模型、2 d 3 d 模型等互连模型虽然有自己的适用范围，但由于各 自的缺陷距离实用化还有一段距离。 在延时和串扰的预测及仿真技术方面，传统的基于s p i c e 的仿真技术虽然准 确，但速度太慢。所以在仿真方向一方面需要在互连线参数提取及建模的基础上 结合有效的算法，如频变电感算法、电阻快速算法等来进行分析；同时，受趋肤 效应和近邻效应的影响，许多原来的互连模型和算法都需要进行修正。欧洲的 m e d e a 小4 0 8 计划，正在进行传输延时和串扰噪声的预测研究。 在国内，复旦大学、清华大学、上海交大、西安电子科技大学等单位在v l s i 互连线特性模拟验证方面开展了研究，取得了一些研究成果，在国内外期刊上发 表了一系列研究论文。根据s o c 设计的重要战略地位，我国迫切需要尽早解决s o c 设计的互连线相关问题研究，为发展自主的深亚微米s o c 设计技术服务。 第一章超深微米工艺下信号完整性问题 第一章超深亚微米工艺下信号完整性问题 1 1i c 的发展 3 1 1 1 摩尔定律依然有效 2 1 世纪上半叶，微电子技术仍将以尺寸不断缩小的硅基c m o s 工艺技术为主 流。尽管微电子学在化合物半导体和其它新材料方面的研究及在某些领域的应用 取得了很大进展，但远不具备替代硅基工艺的条件。硅集成电路技术发展至今， 全世界以万亿美元的设备和技术投人，已使硅基工艺形成非常强大的产业能力。 但硅芯片上承载电子电路的数目( 无论是否有摩尔定律) 都不可能无休止地 进行下去。2 0 0 7 年9 月1 8 日，连摩尔定律的创始人戈登摩尔也不得不承认，摩 尔定律在未来1 0 到1 5 年还会继续发挥作用，但由于电子产业面临基础性的限制， 速度将会逐渐放慢。因为随着半导体产业的进一步发展，使芯片设计和制作工艺 不断追求的尺寸越来越小、功能越强、耗电量越小、散热越少。但要在纳米尺度 的细小芯片上实现晶体管数目不断成倍增长、线路与线宽越趋细薄，将具有物理 局限与投资制造成本巨大增加的不可行性，尤其是2 0 纳米以下的制造技术则更为 困难。目前的c m o s 制造工艺技术将无法控制无限微小化的电路，因而，在技术 与经济成本上是否能够持续遵循摩尔定律，在降低芯片制作的平均成本的同时， 提升芯片效能、减少耗电与散热等，将是半导体产业未来极为关注的一项挑战。 可预测该定律在2 0 2 0 年前后将面临瓶颈，甚至可能走入历史。 但现今，摩尔定律依然发挥着重要着作用。 硅集成电路沿着按比例缩小原理，以摩尔定律所预测的时间表向前推进，随 着集成方法学和微细加工技术的持续成熟和不断发展，应用领域的不断扩大，其 技术的主要发展方向为： l 、器件的特征尺寸不断缩小 自1 9 6 5 年提出摩尔定律近4 0 年来，集成电路持续地按此定律增长，即集成 电路中晶体管的数目每1 8 个月增加一倍。每2 3 年制造技术更新一代，这是基于 栅长不断缩小的结果，器件栅长的缩小又基本上依照等比例缩小的原则，促进其 它工艺参数的提高。预计未来1 0 1 5 年摩尔定律仍将是集成电路发展所遵循的一条 定律。 如今，i c 特征线宽，批量生产的已达到o 1 8 0 1 3 岬，芯片的集成度达到1 0 8 - 1 0 9 量级，研究成果已提高到0 0 4 p r o 技术。截止2 0 0 7 年底，单片系统集成芯片已达 到如下指标：最小特征尺寸0 0 9 p m 、芯片集成度达2 亿个晶体管、芯片面积 5 2 0 r a m 2 、7 - 8 层金属连线、管脚数4 0 0 0 个、工作电压0 9 1 2 v 、工作频率2 2 5 g h z ， 4 超深亚微米工艺下互连线串扰及其影响研究 功率1 6 0 瓦。到2 0 1 0 年，将提高到o 0 7 u m 的水平。而硅i c 晶片直径尺寸，2 0 0 0 年 2 0 0 5 年已从2 0 0 m m 转向了3 0 0 m m ，2 0 0 6 2 0 1 0 年又将转向4 0 0 m m 。具体数 据见表1 所示。 表1d r a m 的发展历程和趋势 d r a m p r o d u c t i o ny e a r f e a t u r e s i z e p m d r a m b i t s p r o c e s s i n g c o s t $ c m - 2 l i t h o g r a p h y c o s t $ 。c m - 2 c h i p s i z e m m 2 l o g i c d r a m d e f e c t d e n s i t y c m - 2 l o g i ci n t e rc o n n e c tl e v e l s 1 9 9 2 o 5 1 6 m 4 。o o 1 4 0 1 9 9 5 0 3 5 6 4 m 3 9 0 1 3 7 1 9 9 8 o 2 5 2 5 6 m 3 8 0 1 3 3 2 0 0 l 0 1 8 1 g 3 7 0 1 3 0 2 0 0 4 0 1 3 4 g 3 6 0 1 2 6 2 0 0 7 0 1 1 6 g 3 5 0 1 2 3 1 2 5 0 1 0 0 0 t b d 6 7 2 0 l o 0 0 7 6 帕 n a n a 1 6 2 0 1 4 0 0 t b d 7 8 2 、系统集成芯片( s o c ) 沿着上述持续缩小尺寸途径发展、随着集成方法学和微细加工技术的持续成 熟，应用领域的不断扩大，因此，不同类型的集成电路相互镶嵌，形成了各种嵌 入式系统和片上系统技术，在实现从集成电路( i ( 、) 到系统集成( i s ) 过渡中，“硅知识 产权( ) 模块”和“软、硬件协同设计”技术兴起，可以将一个电子子系统或整个电子 系统“集成”在一个硅芯片上，完成信息加工与处理的功能。s o c 将在下一节具体的 介始。 ，1 1 2 封装技术的不断提升 从2 0 世纪8 0 年代中后期开始，电子产品正朝着便携式、小型化、网络化和 多媒体化方向发展，这种市场需求对电路组装技术提出了相应的要求：1 ) 单位体 积、单位时间处理信息的提高( 高密度化、高速化) ；2 ) 单位芯片完成的功能的 提高( 高集成化) 。为了满足这些要求，势必要提高电路组装的功能密度，这就 成为了促进微电子封装技术发展的最重要的因素。其技术的主要发展方向为： 1 、封装的密度不断提升 数1 0 年来，芯片封装技术一直追随着i c 的发展而发展，一代i c 就有相应一 代的封装技术相配合，而s m t 表面组装技术的发展，更加促进芯片封装技术不断 达到新的水平。六七十年代的中、小型规模i c ，曾大量使用t o 型封装，后来又 开发出d i p 、p d i p ，并成为这个时期的主导产品；2 0 世纪8 0 年代出现了s m t ， 相应的i c 封装形式开发出适于表面贴装短引线或无引线的l c c c 、p l c c 、s o p 等结构。在此基础上，经1 0 多年研制开发的q w 不但解决了l s i 的封装问题，而 姗瑚珊6啪湖州卜鲫珈哪5伽抛嘶 卯勉j rnii、， 第一章超深亚微米工艺下信号完整性问题 5 且适于使用s m t 在p c b 或其他基板上表面贴装，使q f p 终于成为s m t 主导电子 产品并延续至今。为了适应电路组装密度的进一步提高，q f p 的引脚间距目前已 从1 2 7 衄发展到了0 3 m m 的极限。由于引脚间距不断缩小，i o 数不断增加， 封装体积也不断加大，器件引脚框架加工精度等制造技术的限制，这些限制了组 装密度的提高。于是一种先进的芯片封装b g a 应运而生，它的i o 端子以圆形或 柱状焊点按阵列形式分布在封装下面，引线间距大，引线长度短，这样b g a 消除 了精细间距器件中由于引线而引起的共面度和翘曲的问题。b g a 技术的优点是可 增加i o 数和间距，消除q f p 技术的高i o 数带来的生产成本和可靠性问题。 b g a 的兴起和发展尽管解决了q f p 面临的困难，但它仍然不能满足电子产品 向更加小型、更多功能、更高可靠性对电路组件的要求，也不能满足硅集成技术 发展对进一步提高封装效率和进一步接近芯片本征传输速率的要求，所以更新的 芯片尺寸封装c s p 。日本电子工业协会对c s p 规定是芯片面积与封装尺寸面积之 比大于8 0 。c s p 与b g a 结构基本一样，只是锡球直径和球中心距缩小了、更薄 了，这样在相同封装尺寸时可有更多的i o 数，使组装密度进一步提高，可以说 c s p 是缩小了的b g a 。从c s p 近几年的发展趋势来看，c s p 将取代q f p 成为高 i o 端子i c 封装的主流。 为了最终接近i c 本征传输速度，满足更高密度、更高功能和高可靠性的电路 组装的要求，还必须发展裸芯片技术。裸芯片技术有两种主要形式：一种是c o b ( c h i po i l b o a r d ，板载芯片) 技术，另一种是f l i pc h i p ( 倒装片) 技术。 2 、封装的功能集成度不断增强 随着集成电路技术进入新阶段，市场开始转向追求体积更小、成本更低、功 耗更少的产品。这种产品需要在一块芯片上实现完整的系统，需要各种兼容技术。 包括常规c m o s 数字电路与存储器( 如r r p r o m 、f l a s hm e m o r y 、d r a m 等) 的兼 容技术；c m o s 与双极的兼容技术；高压与低压兼容技术、数字与模拟兼容技术、 高频与低频兼容技术等。因此出现了将多个甚至整个系统集成在一个芯片上的产 品系统芯片( s o c ) 。 s o c 将原先由多个芯片完成的功能，集中到单芯片中完成。s o c 并不是各个 芯片功能的简单叠加，而是从整个系统的功能和性能出发，用软硬结合的设计和 验证方法，利用疋复用及深亚微米技术，在一个芯片上实现复杂功能。目前最先 迸的研发开始转向将各种光电器件、化学传感器、电子生物学和执行器与信息处 理系统集成在一起，从而完成从信息获取、处理、存储、传输到执行的系统功能， 这是一个更广义上的系统集成芯片。 s o c 是面向特定用户定制的系统芯片，具有很多优势，如能极大改善功耗开 销、可减少印制板上部件数和管脚数、减少板卡失效的可能性、减少系统开发成 本等等。目前在计算机中应用的s o c ，除了包括1 个通用处理器外，还集成了t c p i p 6 超深亚微米工艺下互连线串扰及其影响研究 卸载引擎、m p e g 编码解码引擎、图形处理引擎，这些专用处理电路在提供更高 处理效率的同时，还可以减少功耗和散热问题。 s o c 代表了集成电路( i c ) 正向集成系统方向发展。从分立元件到集成电路 再到系统芯片，这是微电子领域经历的三次重大变革。微电子技术从集成电路向 s o c 转变不仅是一种概念上的突破，同时也是信息技术发展的重要方向。 综上，目前集成电路大部分技术研发主要集中在对现有技术的完善和升级方 面，其中尤以9 0 n m 技术、3 0 0 r a m 硅片、铜互连工艺和s o c 最为引人关注。 然而，从可靠性的角度出发，特征尺寸的不断减小和功能度的不断增加，都 会使以往不被关注的问题再次出现，并显示出越来越重要的位置信号完整性。 1 2 信号完整性问题 1 2 1 产生的根源 随着i c 的高速化、高集成化、高密度化和高性能化，片内电路的特征尺寸不 断缩小，芯片的输入输出引线数急剧增加，芯片内部的连线长度和密度迅速上升， 同时金属布线层的数目在不断加大，连线的横截面积也日益缩小。在追求高性能 的条件下，集成电路芯片中的时钟频率将越来越高，信号的上升时间和下降时间 越来越短。根掘电磁场理论，这样高速的电流切换会在芯片内部互连线的周围产 生时变的磁场和时变的电场，在这种时变电磁场的作用下，信号变化产生的干扰 现象变得越来越严重；加上芯片集成度的提高，线宽的减小，线与线间的耦合串 扰现象也越来越严重。为了获得更高的性能，芯片中用于数字处理部分的精度在 不断增加，相应的总线宽度也不断增加，多路信号的同步切换使得地线反弹现象 也越来越严重。与此同时，为了获得较低的功耗，系统芯片的供电电压在不断降 低，系统的噪声容限变得越来越小，c m o s 晶体管的阈值电压越来越低，整个系统 的抗干扰能力越来越弱。在系统芯片的设计中，不但要考虑数字部分产生的干扰 对自身的影响，还要考虑它们通过衬底耦合对模拟部分的影响，以适应模拟部分 对噪声越来越强的敏感性【l 】。 信号完整性，这个原来主要在射频电路设计中关心的问题，现在在高速p c b 板及深亚微米集成电路设计中也必须加以考虑。由于高速数字信号的模拟特性， 实际的数字信号波形会成为图1 1 所示的形式。由图可见，芯片内部的数字信号包 含了很多的模拟特性，随着设计的高速化与小型化，这些模拟特性已不容忽视。 从信号完整性的角度来看，实际的信号波形就是设计所需的理想波形和一些 不期望看到的波形( 比如噪声) 的叠加，这些非预期的波形将使信号波形发生畸变， 有可能造成无法传递正确的信号，带来信号完整性问题。深亚微米范围内c m o s 工艺条件下，芯片内部信号完整性问题的产生原因主要有：互连线的阻抗不连续 第一章超深亚微米工艺下信号完整性问题 产生的反射( r e f l e c t i o n ) ，片内线与线间的祸合串扰( c r o s s t a l k ) ，j ( j i c m o s 晶体管 同步切换产生的同步开关噪声( s s n ) 等等。 7 l i 图1 1 数字信号波形的模拟特性 1 、反射 芯片中传输线上的阻抗不连续会导致信号反射：如果负载阻抗大于互连线的 特性阻抗，则负载端多余的能量就会反射回源端，由于负载端没有吸收全部能量， 故称这种情况为欠阻尼。反之，如果负载阻抗小于互连线的特性阻抗，负载会试 图消耗比当前源端提供的能量更多的能量，故通过反射来通知源端输送更多的能 量，这种情况称为过阻尼。欠阻尼和过阻尼都会引起反向传播的波形，某些情况 下会在传输线上形成驻波。只有在负载阻抗等于互连线的特性阻抗时，负载完全 吸收到达的能量，没有任何信号反射回源端，称为临界阻尼。反射是造成过冲、 下冲和振荡的直接原因，一般需要通过分析后，采用终端阻抗匹配等各种措施来 消除或者减小反射效应。 2 、串扰 串扰是指在高速系统中当信号在互连线上传输时，因电磁耦合对相邻的互连 线产生非预期的电压噪声干扰。存在串扰现象时，如果干扰源状态发生变化，会 在被扰对象上产生一个串扰脉冲电压，若这个串扰噪声的峰值足够大时可能会引 起电路的误触发，导致系统无法正常工作。 3 、同步开关噪声 根据c m o s 晶体管的特性可以知道，c m o s 逻辑电路中的反相器在其输出状态 发生变化时，p 沟道晶体管和n 沟道晶体管会因瞬间同时导通而存在较大的穿透电 流( 开关电流) 。当i c 芯片中的若干输出管脚同时跳变时，将会在电源线或地线上产 生一个剧烈的瞬态电流跳变，导致地线电流产生不平衡。由于电源线和地线存在 一定的分布电容、杂散电感和等效电阻，它们构成了一定的阻抗，地线上电流的 变化将通过这个阻抗引起不可忽视的尖峰电压，产生一个反电动势，即所谓的同 步开关噪声( s s n ) 。由于s s n 在地线产生的脉冲幅值一般要大于电源线上产生的 噪声幅值，导致的后果更为严重，所以也将它称为接地反弹噪声( g r o u n db o u n c e 超深皿微米工艺下互连线串扰及其影响研究 n o i s e ，g b n ) 【2 】。 s s n 会使逻辑门的实际输入电平产生变化( 原输入电平减去s s ，可能会导致 两种严重的后果：首先，如果超出了数字器件的电平阈值，会造成组合逻辑的输 出端出现毛刺；其次，如果影响芯片的时钟，则会产生“双时钟”现象，使得芯片内 部触发器误翻转，导致输出端的逻辑错误。s s n 还能通过电源系统和衬底产生传导 干扰，耦合到其它数字门的输入端引起数字电路误操作，并沿着系统的电源分配 系统和衬底产生传导干扰和辐射干扰，干扰芯片内外数模电路的工作。芯片内的 逻辑电路、时钟驱动器、总线驱动器以及输出管脚驱动器都可能受到这种效应的 影响。 1 2 2 对v l s i 的影响 在过去，电路设计过程中关注的重点是时域完整性和电源完整性，随着深亚 微米技术的发展，使得布线的几何尺寸不断减小，虽然使得互连线自身的电容等 比例减小，但是同层互连线以及层间互连线的耦合电容却未同比例减小，且其影 响正显著提高。当输入信号的频率不断的提升，耦合电容引起的串扰噪声的分析 和避免正成为电路设计过程中的关键因素，电路设计的重心也由原来的功能设计 为主过渡到以互连设计为主的方向上来【引。 虽然串扰一直存在于集成电路中，但是由于以下几个原因使其变得越来越重 要【4 】。 1 ) 更加精细的几何尺寸和不断增大的互联密度导致更大的连线和穿孔电阻。 为了减小窄连线的电阻而加厚连线，使得连线的高宽比增大，导致串扰电容，片 总电容的比例上升。 2 ) 为了提高电路性能，现在大量使用一些干扰大、抗噪声能力差的电路结构， 比如动态逻辑。 3 ) 器件尺寸不断变小、阈值电压和供电电压也不断降低，电路性能提高的同 时其噪声容限却不断降低。 4 ) 工作频率的变高导致噪声也相应的增多，然而更小的时钟周期对延时的变 化更加敏感。 l 、互连延迟【5 j u l s i 电路中信号的延迟分两类：门延迟和互连线延迟。门延迟随器件特征尺 寸的缩小而不断减小，而互连线延迟却相应的增加。进入深亚微米工艺后，互连 线的延迟甚至超过门延迟，互连线延迟决定了时钟频率的上限。 互连线延迟一般定义为：互连线始端的输入电压波形及末端的输出电压波形 达到某一阈值电压v t h 所需的时间间隔，根据引起延迟的因素的不同，互连延迟可 分为以下三类： 第一章超深亚微米工艺下信号完整性问题 9 ( 1 ) 电磁波在介质中的有限传播速度引起的传播延迟t p ： 电磁信号在互连线周围的介质中以有限的传播速度传播而引起的延迟称传播 延迟。传播延迟的特点是：它不引起信号带宽的降低，且允许高频信号无衰减传 播，对系统的上限频率无影响。 ( 2 ) 信号上升时间下降引起的延迟t d ： t d 又可分为r c 延迟和r l c 延迟( 传输线延迟) 。 r c 延迟：信号在互连传输线中传播时，当电路处于过阻尼工作状态时间生的 延迟。 r l c 延迟：信号在互连传输线中传播时，当电路处于欠阻尼工作状态时产生 的延迟。 r c 延迟和r l c 延迟的主要区别在于线电感l 对延迟的影响强弱，当r 、珍m l ( m “为信号的最大工作频率) 时，线电感对t d 无影响，t d 为r c 延迟，当r ，i ， 时，t d 为r l c 延迟。 上升时间下降引起的延迟不同于传播延迟，它将引起信号高频分量的衰减， 限制工作的上极限频率，导致互连带宽的降低。 ( 3 ) 慢波效应引起的延迟t s l o ww a r e t 快速信号( 上升时间小于i n s ) 传播时，必须考虑互连传输线的几何参数和材 料的参数对电磁波传播的影响。在低频域，由于介质层厚度的降低，将引起有效 介电常数的迅速增大，导致传播速度降低，出现慢波模。 2 、互连串扰 互连线的串扰是指两根毗邻的连线相互间的电磁耦合作用所诱生出的干扰噪 声。串扰在高速高密度的深亚微米u l s i 电路中尤为明显，当该噪声的峰值足够大 时，它将导致互连线上传输的信号逻辑特性发生混乱，或是使互连线终端的负载 管工作不正常。当串扰噪声的峰值接近m o s 晶体管的阈值电压，由于亚阈值泄露 电流，高速高密度电路将耗散许多额外功率。串扰是深亚微米u l s i 互连布线中必 须考虑的问题。 互连线的串扰主要有两个来源：电容耦合、电感耦合。线间电感、电容的耦 合使得干扰线上电流、电压的变化影响被干扰线上的电流、电压。当频率较低时， 线间电感耦合的影响可忽略不计，线间电容耦合是导致串扰的主要原因。当频率 进入千兆赫兹域时，线间电感耦合对互连串扰的影响不能忽略不计【6 】。 耦合电容最重要的影响就是会在邻近的布线上引起不可预知的电压尖锋。有 交变电流信号通过的导线称为攻击线，受之影响而产生电压噪声的导线称为受扰 线，一般情况下，攻击线为信号传输线，受扰线为地线，攻击线所产生的串扰噪 声实际上是一种电磁辐射，通过耦合电容作用于任何与之相邻的线，但是随着距 离的增大迅速衰减，理论计算表明，只有最近邻的线才能受到攻击线的有效电压 l o 超深亚微米工艺下互连线串扰及其影响研究 干扰，从而影响电路的功能【3 1 。 1 3 本文的主要工作 针对互连线串扰引起的超大规模集成电路可靠性问题，本文从两个方面加以 研究，一是研究目前对串扰理论的模型研究，从中引出串扰峰值的计算方法；二 是依据模型中对串扰影响较大的因子，进行串扰影响研究。主要框图如图1 2 所示。 图1 2 本文主要内容框图 第二章r l c 互连线建模方法 第二章r l c 互连线建模方法 当系统的工作速度迅速提高后，信号完整性分析成为一个重要的问题。信号完整 性分析是再对互连和封装结构进行电磁建模、建立集总和分布参数等效电路后进行时 域分析，由其结果评估在系统中传输的信号受到干扰的程度，是否超过允许的限度， 以确保系统的正常工作。 - 2 1 信号完整性的分析方法 目前，信号完整性分析方法主要有以下几种基本的分析方法【7 j ： 1 、直接时域方法 直接时域方法就是在时域内写出电路方程，然后根据各种方法求解时域电路方程 ( 最典型的是含时间变量和空间坐标变量的偏微分方程) 比较具体的直接时域方程主 要有以下几种： 时域差分法。将时域偏微分方程写成差分形式直接进行数值求解，该方法思路简 单，数学上易于实现。但是这种方法的计算量相当大，耗费大量的机时和内存，并且 数值稳定条件必须通过差分格式精心设定，否则将导致数值发散，因此这种方法应用 较少f 8 j 。 特征法【9 , 1 0 】。是一种求解双曲型偏微分方程的方法，具有较强的功能，特别适用 于分析无耗传输线。对于无耗传输线，特征法的时域形式解是一组递归公式，极利于 编程计算。 微分求导法【1 1 】。其主要思想是将某点对坐标的微分算予以该坐标全部定义域中一 系列离散点的函数值加权逼近，将偏微分方程化为常微分方程或代数方程求解。其最 主要的环节在利用一组试验函数确定微分求积逼近式中的线性加权系数。这种方法能 在取较少离散点的情况下得到较高精度结果，和传统的差分方法相比，方程规模不大， 可以用和较少的计算精度内存得到较高的精度。 2 、频域转换方法 其主要特点是首先在频域推导出频域网络函数或频域的电路方法，然后借助拉氏 或富氏变换得出时域响应函数。主要方法有： 解析方法【1 2 】，即可以完全借助于解析推导实现频域至时域的转换，对处理的对 象有所限制，一般限于简单的无耗t e m 传输线段或公用线网络，在求解过程中应用 了某些数学手段，如积分方法的求解，时域响应的无究级数展开等。 快速富氏变换法【1 3 】。对线性系统，即互连线只有线性端负载时，首先在频域进 行处理，求得频域传输函数；或对给定的激励波形，通过f f t 转换到频域，求得频 域响应函数，然后再通过f t 转换至时域【1 4 】。 1 2 超深亚微米工艺下互连线串扰及其影响研究 特征模变换法【1 5 1 。用此方法处理多导体互连线时，因为在频域电报方程中，分 布电感和电阻矩阵可合并为分布电阻矩阵，分布电容和电导矩阵可以合并为分布导纳 矩阵，在系数矩阵对角化时成为一个整体的复特征值特征矢量问题，在进行特征模变 换时除矩阵为奇异的特殊情况外不存在任何限制。 和特征模方法相并行的另一种方法是广义a b c d 方法【1 6 1 。这种方法在频域不必 进行特征模变换，只需进行科单的矩阵相乘运算即可得到频域网络参数。 数值反拉氏变换( n i l t ) 1 7 , 1 8 1 。n i l t 法是一种半解析半数值方法，首先在频域 进行一定的数学处理，编制出一些数据表格，然后得出与各个部分分式相对应的指数 函数波形并将其叠加后得到总的时域响应波形。n i l t 只对一个不太长的时间范围较 为有效，延续时间较长后波形将产生相当大的误差。改进的n i l t 方法将时间分段， 逐次进行有初值的n i l t 分段计算，可得到较精确的结果。 2 2r l c 互连线的建模 2 2 1 建模的方法 为了精确模拟互连线的传输线行为，必须采用分布式r l c m 电路模型。在u l s i 芯片中，互连线的数目很多，一般在的数量级，而且各条互连线之间通过互容和互感 相互耦合，因此互连线的等效电路规模相当庞大，通常在1 0 4 1 0 6 数量级。为了在合 理时间内分析互连电路的性能，必须降低所需分析的互连电路的阶数，同时研究快速 的互连电路分析方法。性能保证的互连电路降阶方法及快速互连电路分析已成为超深 亚微米设计的关键。 互连电路的分析模拟通常包含两个步骤【挣】：( 1 ) 根据改进节点电压法( m o d i f i e d n o d a la n a l y s i s ，m n a ) 或状态变量法( s t a t ev a r i a b l ea n a l y s i s ，s v a ) 建立电路方程；( 2 ) 利用数值分析方法求解电路方程。为了快速分析大规模互连电路，一种重要的方法是 降低互连系统的阶数。近十余年来出现了许多适用于互连电路分析的模型降阶方法， 如a w e ，p v l ，p r i m a 等。这些方法都是基于传统的m n a 方程，适用于所有互连 电路的。然而，线性系统的分析效率不仅仅依赖于各种数值求解方法，还与系统方程 本身的特性有关。若系统矩阵具有一些特殊的性质，例如对称性、正定性、带状性、 稀疏性、上三角、下三角等，则可通过运用一些特殊的数值技术来显著地提高系统的 分析速度。 对于线性动态电路，如互连线电路，在基于通用的m n a 方法建立的电路方程中， 系数矩阵通常具有稀疏特性，但缺乏对称性。而对于某些特定的互连线电路而言( 如 总线和时钟树) 可以利用电路本身的特殊结构来建立电路方程，使方程的系数矩阵具 有其他一些良好的特性，在电路方程求解阶段可以充分利用这些特性来加快数值求解 的速度。 第二章r l c 互连线建模方法 2 2 2 模型降阶 1 3 在进行布线网信号传输特性仿真时，将面对数量庞大的电路元件，用改进节点法 将涉及维数很大的矩阵处理，无论在占用内存还是耗用计算时间方面都相当惊人，为 此所谓的模型降阶( m o d e lo r d e rr e d u c t i o n ) 方法随之产生了。其基本思想是在精度允 许的情况下，将代表一个庞大电路系统的高维数矩阵降阶为一个低维数矩阵。或者说 一个高阶有理函数降阶为一个低阶的有理函数，则在时域分析中可非常有效的减小内 存和计算时间。 这类技术最早引起人们注意的是p a d e 逼近( 近似) ，又称为渐进波形估值法 ( a w e ) 2 0 1 。p a d e 逼近方法的特点是使用面广，即整个电路系统不仅可以为集中参数 电路，也可以包含分布参数的互连传输线，在处理互连线单元时，可以直接利用其频 域的超越数值模型而不必另行处理。 但是并非任意频域的网络参量、响应函数都可以用p a d e 逼近在频域进行模型降 阶后，能有效的进行时域分析。某些情况下将频域参量经过p a d e 逼近后转换到时域 得到的时域响应分析结果和原频域参量直接转换到时域得到的结果相差很远。这是因 描述分布参数的函数一般都是超越函数，超越函数往往隐含时延效应，而p a r l e 逼近 近似结果为有理函数，转换至时域为时间变量的指数函数，和前者差距较大。研究发 现为解决含互连线传输线系统的p a d e 逼近问题，可以考虑的处理方法： 1 ) 将互连线和集总参数元件混合后处理。这种处理方法设法将互连线和集总参 数元件混合建立改进节点法模型，统一处理。实践表明将分布参数的互连线和集总参 数元件组成混合系统进行p a d e 近似处理是较为有效的【2 l j 。 2 ) 互连线需要单独处理时，先设法将延时因子提出。再对剩余部分网络参量以 p a d e 近似处理提出延时因子后，再进行p a d e 逼近的过程较为简单。每一个时间取 样点电流值的计算可以递归地从前一个取样点值加上一个附加值求得，类似于集总参 数记忆元件相关的表示形式，较分布参数元件涉及的一般卷积运算形式无论在计算速 度还是耗用内存方面都有很大改进。美国加州伯克莱分校已经有人根据这种算法编制 成了一种新的电路仿真软件s w e c ，计算速度较s p i c e 有较大的提高【2 玷3 1 。 利用p a d e 逼近进行模型降阶无论对模型较大的集总参数电路或规模不很大但其 中包含若干互连传输线段的系统( 由于网络参量需用超越函数描述，等效于复杂的集 总参数电路) 在计算效率上有明显提高。但也存在一些问题。其一为稳定性或无源性 勿确切的保证。即在p a d e 逼近后的有理函数中可能出现r e s 0 的极点，明显违反了 正实函数的定义导致系统不稳定；其二为误差的控制和判定。利用p a d e 逼近进行 模型降阶在提高计算效率的同时必须保证必要的计算精度，计算精度一般和p a d e 逼 近有理函数的阶数高低有关，但是事实上往往没有必然的联系，有时阶数提高到一定 值后，精度不升反降，而其规律又不易掌握，往往和具体问题有关，因此在进行模型 1 4 超深亚微米工艺下互连线串扰及其影响研究 降阶时，对最后达到的精度较难估计，有时停留于经验估计 2 4 1 。 此后几年中，对利用p a r l e ( a w e ) 逼近的模型降阶方法也做了一定的改进，提出了 几种新的算法。例如作为a w e 的推广的一种改进算法c o m p l e xf r e q u e n c yh o p ( c f h ) 法【2 5 1 ，即在复平面上多点展开传递函数，然后根据泰勒级数展开式求取和改展开点 相近的极点，经过多点展开的处理过程。复平面上的极点的信息较单点展开精确，但 处理过程却更为复杂。 由于p a d e 逼近理论自身存在的通过不足，通过p a d e 逼近进行复杂系统的模型降 阶无法从根本上解决稳定性和计算过程出现病态等问题【2 6 l 。近几年模型降阶的研究 集中在一个新的方向k r y l o v 子空间变换( 或k r y l o v 子空间映射) 。它将p a d e 逼近的 有理函数或部分分式的形式作为系数矩阵特征值的求取过程处理，并且将原来网络函 数以高阶矩阵特征值表示近似等效为低阶矩阵特征值表示，因此达到模型降阶的目 的。和p a d e 逼近相比，计算效率可以得到进一步的提高。一方面可直接得出有理分 式，无需额外矩阵运算，另一方面原p a d e 逼近的推导过程中，对q 阶有理函数近似， 需要计算至2 q 阶的级数系数，而对k r y l o v 子空间变换方法，递归计算过程只需计算 到q 阶即可，减少了计算量。此外模型降阶过程的误差和阶数q 成单调关系，即阶数 q 增加则计算精度也随之增加。基本上可对所达到的精度有所预测。k r y l o v 子空间变 换在很大程度上已经解决了一般p a d e 逼近方法所存在的无源性和稳定性问题。 为了解决p a d e 逼近过程容易出现的病态问题，出现了结合k r y l o v 子空间变换技 术p v l 算法【27 1 ，随后为使算法可以解决多输入多输出的网络问题。又提出了相应的 扩展算法m p v l 2 8 】和s y - p v l 2 9 1 。由于p v l 和m p v l 实质上仍旧是p a d e 逼近的处理 过程，在对一般的r l c 电路进行模型降阶处理时，仍旧无法保证系统的无源性问题。 但是s y - p v l 在处理只含有两种无源器件( r c 、i l l 或l c ) 时，模型降阶过程中可以保 证其无源性问题。文献【3 0 j 首次利用合同交换解决了r c 模型降阶的无源性问题后，陆 续出现了一些以a m o l d i 为基础的合同变换方法成功地解决了一般r l c 电路系统模型 降阶的无源性问题，使模型降阶算法可以稳定地应用到一般的r l c 电路 19 9 5 年贝尔实验室成功地把l a n z o s 算法和a m 0 1 d i 算法应用到线性r l c 电路 模型的降阶处理后人们开始试图把这些算法应用到含分布参数元件的电路模型。但 是此类模型降阶方法只能适用于电纳项和电导项的系数矩阵均为常数矩阵线性集总 参数系统当系统中存在分布参数元件时。其网络参量为s 的超越函数而非线性函数， 从m n a 方程肯定不能产生常数矩阵。此时这类模型降阶方法无法适用。因此如何利 用k r y l o v 子空间变换对含分布参数元件的互连系统进行模型降阶。其关键问题是如 何对互连线建模。使其和其他集总参数模型能够兼容。最后得出集总参数m n a 方程 形式本文的主要工作就是针对这些问题展开的 总的说来，对高速大规模集成电路