（材料学专业论文）嵌入式sram优化设计.pdf

摘要 本文设计了5 1 2 8s r a m ( 静态随机读写存储器) ，设计基于u m co 3 5 工艺， 地址取数时间小于6 n s 。由于所设计的s r a m 作为嵌入式口模块应用，因此在 速度、面积、功耗三者之间反复权衡，力求达到一个最佳值。设计中采用了诸如 存储阵列分块技术，地址探测技术，预充电及平衡技术，分段译码技术，分级敏 感放大器等一些新技术。电路包括存储阵列、译码电路、敏感放大器、数据输入 输出电路，预充电电路等部分。着重于介绍如何降低存储器的功耗和提高存储器 的速度。噪声容限的优化增强了s r a m 的抗干扰能力。存储阵列分块技术以及分 段译码技术降低了s r a m 位线和字线的负载电容，从而提高了s r a m 的速度。地址 探测技术的采用保证s r a m 的异步应用。两级敏感放大器的应用在确保对位线微 小电压羞的放大的条件下，提高了抗干扰能力。设计用h s p i c e 、s t a rs i m 、以 及s t a r s i m x t 进行仿真，并对不同仿真条件下的仿真结果进行了描述。 针对s r a m 作为嵌入式应用时测试难的问题，设计了b i s t ( 内建自测试) 和 b i s r ( 内建自修复) 电路，分析了s r a m 常见的故障，并描述了针对这些常见故 障所采用的算法，采用了故障覆盖面较大的m a r c hc + 算法设计了b i s t 电路。对 于b i s r 电路的设计本文提出了两种方案，对两者的优缺点做了比较后作出选择。 关键词：静态随机读写存储器，内建自测试电路，内建自修复电路，敏感放大器 地址探测技术 a b s t r a c t a n o p t i m i z e dd e s i g no f e m b e d d e d5 1 2 8s 嚣a mw h i c hb a s e so nu 眦c0 3 5l a m t e c h n i c sf o rs p e e d r a i s i n ga n dp o w e r d i s s i p a t i o n s a v i n gi 8 p r e s e n t e d i t s a d d r e s s a c c e s st i m e1 e s st 1 1 a n6 n s b e c a u s eo fb e i n gu s e da se m b e d d e dr p , t h es r a mi s o p t i m i z e do ns p e e d ，a r e a ，a n dp o w e rd i s s i p a t i o n s o m ef l e wt e c h n o l o g i e ss u c ha s d i v i d i n gt h em e m o r ya r r a yi n t os e p a r a t e ds u b a r r a y s ，a t d ，p r e c h a r g ea n db a l a n c e ， s u b s e c t i o nd e c o d i n g 、m u l t i l e v e ls e n s ea m p l i f i e r , e t c t h ew h o l ec i r c u i ti n c l u d e s n l e m o r ya r r a y ，d e c o d e ，s e n s ea m p l i f i e r , d a t ai n - o u tc i r c u i ta n dp r e c h a r g ec i r c u i t t h e e m p h a s i s i sp u to nh o wt o d e p r e s st h ep o w e rd i s s i p a t i o no f t h em e m o r ya n dh o wt o i m p r o v e i t s s p e e d + t h eo p t i m i z a t i o n o fo e l ls t a t i cn o i s e m a r g i n e n h a n c e st h e a n t i - j a m m i n ga b i l i t yo fs r a m s u b * a r r a ya n ds u b s e c t i o nd e c o d i n gr e d u c et h el o a d c a p a c i t a n c eo f b i tl i n ea n dw e r dl i n ea n de n h a n c et h es p e e do fs r a m s i m u l t a n e o u s l y a t dm a d et h ea s y n c h r o n o u sl l s eo fs r a m 。t w o - l e v e ls e n s ea m p l i f i e ra m p l i f i e st h e t i n yv o l t a g ed i f f e r e n c eb e t w e e nt h eb i tl i n e sa n de n h a n c e st h ea n t i - j a m m i n ga b i l i t y , t h ed e s i g ni ss i m u l a t e db yh s p i c e ，s t a r s i ma n d s t a r s i m x t u n d e rd i f f e r e n t c o n d i t i o na n dt h er e s u l t sa r eg i v e n t h ed 谭tt os r a mi sd i s c u s s e da n db i s ta n db i s rc i r c u i ta r ed e s i g n e da t i e r a n a l y z i n gt h en o r m a lf a u l t so fs t l 蛙v i ，t h ea l g o f i t h r n so f m e m o r yb i s ta r ed i s c u s s e d a n dt h em a r c hc + i ss e l e c t e d t w o d e s i g n s o fb i s rc i r c u i ta r ep u ta n da f t e r c o m p a r i n g ，o n eo f t h e m i ss e l e c t e d k e yw o r d s ：s r a m ，b i s b i s r ，s e n s ea m p l i f i e r , a t d 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工 作及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地 方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含 为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。 与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明 确的说明并表示谢意。 签名： 立蠡日期：w j 年j 月订日 关于论文使用授权的说明 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁 盘，允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文 的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或 扫描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后应遵守此规定) 签名：监导师签名：塑竖 日期：w 吗年1 月m 日 嵌入式s r a m 优化设计 第一章引言 随着v l s i ( 超大规模集成电路) 工艺技术的发展，器件特征尺寸越来越小， 芯片规模越来越大，数百万门级的电路可以集成在一个芯片上。多种兼容工艺技 术的开发，可以将差别很大的不同种器件在同一个芯片上集成。为系统集成开辟 了广阔的工艺技术途径。 真正称得上系统级芯片集成，不只是把功能复杂的若干个数字逻辑电路放在 同个芯片上，做成一个完整的单片数字系统，而且在芯片上还应包括其它类型 的电子功能器件，如模拟器件和专用存贮器，在某些应用中，可能还会扩大一些， 包括射频器件甚至m e m s 等。 由于单片系统级芯片设计在速度、功耗、成本上和多芯片系统相比占有较 大的优势。另外电子系统的专用性对不同的应用，要求有专用的系统。因此发展 s o c ( 系统级芯片) 设计己经在集成电路设计业中占有了举足轻重的地位。数百 万门规模的系统级芯片设计，不能一切从头开始，要将设计建立在较高的层次上。 需要更多地采用i p ( 知识产权) 复用技术，只有这样，才能较快地完成设计， 保证设计成功，得到价格低的s o c ，满足市场需求。 通常做整机系统设计或电路板设计，是去买些现成的元器件和i c ( 集成 电路) 芯片，然后把它们组合在一起，调试，查错，最终完成产品。如果把这种 方式应用到s o c 芯片的设计中，把已经经过验证的i c 电路以模块的形式去参加 s o c 芯片的设计，会令设计变得容易，可靠，而且可以大大缩短设计时间，从而 解决了s o c 芯片上市时间和设计成本高的问题。这些已经过验证的，可重复利用 的，具有某种确定功能的i c 模块通常被称为i p 。 i p 内核模块有行为、结构和物理三级不同程度的设计，对应有主要描述功 能行为的“软核”，完成结构描述的“固核”和基于物理描述并经过工艺验证的 “硬核”三个层次。这相当于集成电路的毛坯，半成品和成品的设计技术。 i p 软核通常是用某种h d l ( 硬件描述语言) 文本提交给用户，它已经过 r t l ( 寄存器传输) 级设计优化和功能验证，但其中不含有任何具体的物理信息。 据此，用户可以综合出正确的门电路级网表，并可以进行后续结构设计，具有最 大的灵活性，可以很容易地借助于e d a ( 屯子设计自动化) 综合工具与其他外 部逻辑电路结合成一体，根据各种不同的半导体工艺，设计成具有不同性能的器 件。可以商品化的软婵内核一般电路结构总门数都在5 0 0 0 门以上，但是，如果 后续设计不当，有可能导致整个设计失败。软p 内核又称作虚拟器件。 i p 硬核是基于某种半导体工艺的物理设计，已有固定的拓扑布局和具体工 嵌入式s t l a m 优化设计 艺，并已经过工艺骏证，具有可保证的性能。其提供给用户的形式是电路物理结 橡撼摸舨謦( g d si i ) 和金套工艺文待，楚哥良拿寒裁_ 甏豹全套鼓术。 i p 固核设计介于软核和硬核之间，除了完成软核所有的设计外，还完成了 门魄路缀绦台彝时序仿真麓设诗琢节。一般以门魄臻级麓褒麓形式箍交蠲户使 用。 获完成器模块设诗所花费鼹代债来嚣，硬校代份最离：扶臻模块静使用 灵活性来讲，软核的可重复使用性最高；从期望口模块的价值最高的角度出发， 人翻期望攀完藏携瑷设计，但这会筏p 模块憝可鬟复注降低。圈核可穰攒系统 设计的需求进行修改，但知识产权不易保护，虽然用户乐于接受，但目前缺乏固 按懿提供者。 作为i p 模块，设计过程中应在速度、面积、功耗三者之问反复权衡，对 予s r a m ( 静态隧援读写存镶器) 醭孩来说，还应在容量霸往能上具有一定静通 用性，应具商最大的工艺容差和最“干净”的时序，做可测试性设计并需经过实 际浚片验证。 作为s o c 系统中应用摄广泛的一类坤，存储器在数字系统中扮演着重要的 角魏。存储嚣技术麓着存糖奔覆静开发不戮更新，教震至g 今天已羟避一耱比较成 熟的技术，随着深溉微米技术的进步，集成度越来趟高，各种原来可忽略的寄生 效波瑰在交残了集戏亳路设计熬簸臻，这黧绘存髓器毫路瓣设计援出了薪的谋 题。 存锫器有译多豹释类，魏：r o i v l ，s r a m ，d r a m ，e e p r o m ，f l a s h m e m o r y ，f r a m 等，他们在性能和应用方面都有各自的优点和缺点，在所有 懿存诺器中，s t l a m 仍然蹩速疫最淡静存储器，萁应蒡；逛穗当广泛，如系统中角 作离速缓存等，目前在市场上仍占有十分可观的份额。 系统缀芯片嚣为有吾万门疆上髂集或发和在数酉莼辩镑频率下工作，将有 数叶哪瓦乃至上百瓦的功耗。瓯大的功耗给使用、封装以及可靠性方面都带来问题， 嚣诧洚低功耗懿竣诗是系绞级芯片波诗静必然要求。由予 擎为p 嵌入餮系统中 的s r a m 宏单元有高的总线电容，并且总被频繁地访问，因此，它已成为系统 芯片中主要瓣耗散滚。这裁要求采麓先逶静蔽术降低s r a m 攀元静功耗。c m o s 电路的采用较之以前的n m o s 和p m o s 电路，在功耗方面有很大的改善，但在 稔爨毫爨中均采矮对互羚瓣p m o s 茅蒌n m o s 管，在开关过程中，疆阕存在两 个器件同时碍通，遗成了很大的功耗，这都是有待解决的问题。 系统级芯片燕将芯核葶噩鼹户舀己定义麴逻辑( u d l ) 超集成，芯棱深理 在芯片中，芯核不能潦先测试，只能在系统级芯片被制造出来后作为系统级芯片 嵌入式s r a m 优化设计 的一部份和芯片同时测试。因此对系统级芯片测试存在许多困难，首先是芯核是 别人的，选用芯核的设计者不一定对芯核十分了解，不具备对芯核的测试知识和 能力。再加之芯核深埋在芯片之中，不能用测试单个独立芯核的方法去处理集成 后的芯核。只能通过某种电路模块的接入将芯核和外围测试资源接通，常用的方 法有以下几种： 1 并行直接接入技术。它是将芯核的i o 端直接接到芯片的引出端，或者 通过多路选择器实现芯核i o 端和芯片引出端共用。对嵌入芯核比较少的芯片 或有丰富引出端可利用的芯片往往采用这种方法。并行直接接入的优点是可直接 利用独立芯核的测试方法测试片上嵌入的芯核。 2 串行扫描链接入法。此方法是在芯核四周设置扫描链，使芯核的所有i o 端都能间接的接通。通过扫描链，可以将测试图形传至测试点，也可以将测试响 应结果传出。边界扫描技术就是一种特定的接入方法。串行扫描方法的优点是节 约引出端口。 3 接入功能测试机构。这种方法是在芯核周围接入逻辑模块以产生或传播 测试图形。片上内建自测试( b i s t ) 是其中一种，在片上内建测试资源，实现 对特定芯核的测试。自测试降低了外围接入模块的复杂性，只需简单的测试接口， 绝大多数存贮器测试可用此方法，将自测试逻辑和存储器芯核设计在一起。 本文设计了一个作为嵌入式口应用的s r a m ，针对嵌入式应用高速度，低 功耗的要求，设计中采用了存储阵列分块，分段译码，预充电及平衡，分级读出 放大器等技术，设计过程中对电路的各个部分力求最优化，有效降低了电路的功 耗，并保证了较高的读写速度。设计基于u m co 3 5 工艺，地址取数时间小于 6 n s ，功耗控制在o 2 m a m h z 以下。经优化设计，各项指标在相同工艺条件下均 处于国内先进水平，作为嵌入式口能满足一般的s o c 系统的要求。针对嵌入式 s r a m 测试上的困难，本文还设计了b i s t ( 内建自测试) 电路和b i s r ( 内建自 修复) 电路，采用了错误覆盖面较大的m c + 算法，提出了两种b i s r 电路设计 思路，并对两者进行了比较。设计在u m co 3 5 9 m 工艺库上进行综合，经仿真 验证，能较好地对s r a m 电路进行测试，并对存储单元中出现的错误进行修复。 全文共分成六个章节，第一章引言对作为口嵌入式应用的s r a m 的新要 求做了概要介绍，简要介绍了本设计针对s r a m 的新要求而采取的新技术，描 述了当前常用的几种测试方法，并简要介绍本文所做的b i s t 和b i s r 设计。第 二章着重分析归纳了s r a m 单元的结构类型及各自的优缺点、工作方式、数据 稳定性等。第三章详细描述了所设计的s r a m 电路的总体架构，提出或采用了 一些新技术，在规定电路面积的前提下，降低了电路功耗，提高了s r a m 读写 嵌入式s r a m 优化设计 速度。第四章详细介绍了所设计的b i s t ( 内建自测试) 电路及b i s r ( 内建自修 复) 跑路费器理，所采矮戆测试算法，戮及具体豹电爨嚣捣。第五章对全文箨了 总结。 4 联入式s t k a m 优诧设计 2 1s r a m 概述 第二牵s r a i i 工终原理 矮名惹义，s r a m ( 静态睫撬读写存镶器) 藏建可| 奠不按糇序，对任意氇址静 存储单元进行读出和写入的存储器，相对于d r a m ( 动态随机读写存储器) 的以 电容中憩祷熬弯无亲区分“l ”帮“0 ”，s r a m 暴褥一耱双稳态电路来存德数据， 这种结构上的差别使其具有掉电丢失数据，集成度不够离的缺点，但同样具有速 菠浃帮不霞要嚣鞭| 美及努圉电鼹麓单等优点，霞耀子嵩健麓懿诗簿辊系缓串，常 用作高速缓冲存储器。 s r a m 一直与d r a m 平行发展，毽在应掰方西宥所不图，d r a m 般用于大容奏 的主存储体，而s r a m 则主要用于高速的较小容艟的存储体。根据不同的应用， 濒者静输入帮输穗结构纛有繇不瀚，d r a m 霉爱一位输入稻输警，褥s r a m 一般奔l 8 位输入和输出，作为一个字节，特别怒在嵌入式应用时，由于不需要考虑输入 浚塞p a d 黎e s d ( g l e c t r o s t a t i cd i s c h a r g e ) 缳护瓯及辩装润越，可尽量徽袋 字节或字输入输出格式，这样可提高输入输出数据流的速度。 款开教工艺主来说，d r a m 嚣簧霜开禳迄容等较复杂懿工艺，焉s r a m 帮不需 要制作特殊的小词积存储电容，因而更容易和其他电路柽工艺上兼容。 s r a m 除了俸为蕈独产品使用井，嚣辩穰商予尽量把它集戒在芯片内部，如徽 处理器中的堆栈寄存器，快速便笺存储器以及各种指令和数据寄存器组等。这样 静努楚楚鑫雨易觉瓣：是盘予s r a m 在芯片蠹帮不需要箍动嚣释负载电容，速 度可以大大加快；二是s r a m 输入和输出的端子多，管脚多，封装费用昂贵，集 袋在芯冀内部裁不存在这令润赵，由此可以大大降低羹装静总藏本。 s r a m 的核心是存储阵列，它魁由简单的单元电路排列而成，闻行的单元有 一校公共的永乎涟线，醚露酶零元有一攘垂壹逶缓。交储存阵列静舞部电路来 驱动的水平连线称作“字线”，丽用来输入输出数据的垂随连线称作“位线”。通 过行受译鹨选定柒一幸亍莘羹菜一歹l ，藏可强对处予这个位豢鼢孳元避行读驾操俸。 除了存储阵列之外，构成一个s r a m 还需要行列译码电路，输入输出控制电 路，驱动电路默及读出敏感放大箍。兵体结构鲡图2 - 1 所示： 嵌入式s r a m 优化设计 控制电路 l23n 蚕2 - 1s r a m 维构墨 2 2 基本单元电路结构种类及特点 2 2 1 数据存储原理 敏 感 放 大 器 s r a m 的筚元一般是由六个器件所组成的可置数的静态触发器，如图2 2 所 示，其中m l 、m 2 与两个负载元l 牛做成触发器的主体，门管m 3 、跳受控于字线 w l 作为字地址的选择，它们分别与位线b 和b 相连。这样，位线上的一对反相 信号可以通过门管使触发器踅数，也就是写入过程。同时，触发器内所存储的数 据也可以通过门管向位线b ，b 传送，也就是读出过程。 负载单元的作用是通过电源补充单元离电平端的漏电滚。妻珏图2 2 中，假 设触发器中写入“1 ”，则m 管关闭，m 2 管导通，由于m l 、埘3 均存在p n 结反向 漏电，因此簧保持m 1 漏端的高电平，需要电源v 。d 道过l l 进行电萄补偿。 负载的电阻r 。应在满足补充p n 结漏电的前提条件下尽凝大。n nr 。越大， 单元功耗越低。单元功耗决定于导通管( m 2 ) 的电流。 i 。v d d( 3 1 ) r e 而单元功耗可表示为： 、，2 p = 誓 ( 3 2 ) r 。 嵌入式s r a m 优化设计 与r ，成反比。 设s r a m 单元高电平端的刚结漏电约为l o “2 a ，高电平端的最低高电平约 为4 v ，则： r l m a 。= 5 1 v 俨- 4 a v = 1 0 2 q = 1 0 3 g q ( 3 3 ) 如果r 。为1 g q ，则单元功耗p = o 0 2 5 uw ，不计阵列中预充电及寄生电容 等消耗的功耗，1 m 位s r a m 单元阵列的总功耗为1 m 0 0 2 5 l aw = 2 5 m w ，这是个相 对较小的数值。 图2 2s r a m 单元电路图 b ( 位线) 一b ( 位线) 由图2 2 可见，s r a m 是靠逻辑门来传送信号，与d r a m 靠电容上的电荷再 分布来读出数据相比，达到相同的位线电压差所需的时间要少的多，也就是说读 出数据的速度要快；另外，异步s r a m 相对于同步存储器来讲，不需要时钟的控 制。时钟控制必须要求有等待时间，否则容易出错，也就是要求满足在最慢的情 况下也能在一个时钟节拍内完成。因此，做成异步模式的s r a m 比同步s r a m 在同 等条件下速度要快。 2 2 2 四管单元结构 通常，负载器件是电阻的结构称为四管单元结构。由于c v d ( 化学气相沉积) 生长的非掺杂的多晶硅薄膜的方块电阻可以达到很高，一般在1 0 ”q n 以上。 通过适当的离子注入掺杂以调节电阻值，可制出面积较小的g q 级的负载电阻。 目前双层多晶硅工艺己成熟，可以将多晶电阻和m o s 管的多晶栅分别由两层不同 的多晶硅层形成，多晶电阻可以重叠在m o s 管上面，不占面积，因此可以把单元 面积设计的很小。而单元面积小正是四管单元的优势所在。 嵌入式s t l a m 优化设计 以多晶电阻作为负载有一些不足之处：尽管多晶电阻值可以做的很大，这样 导通电流很小，但是随着s r a m 容量的增加，单元阵列的功耗仍旧相当可观；另 外四管单元在可靠性方面存在缺陷：随着容量增大而器件尺寸缩小m o s 晶体管 的阈值电压下降，造成截至态的亚阈值电流增加。如果器件的沟道长度偏差0 1 um 。则可以引起阈值电压下降约0 1 v ，这将使亚阂值漏电增加一个数量级。器 件尺寸越小，衬底中的缺陷造成局部p n 结漏电的可能性将急剧增大。而单元中 结点高电平的保持完全靠一个与电源相连的高值电阻，如果在该结点上受到意外 的干扰或感应，使电荷丢失，电源来不及补充电荷，这时高电平不能保持，器件 就会失效。这类干扰中比较突出的是。软失效：由于封装材料中含有极少量放射 性元素，这些放射性杂质衰变会发射a 粒子，高能的。粒子打入s i 0 ，中，一般 穿透深度在2 0 7 0pm 范围内，这种高能粒子将和硅原子作用，失去的能量产生 大量的电子空穴对，这些感应载流子通过漂移和扩散被器件有源区收集，从而引 起漏电流。多晶电阻的阻值越高，或亚阈值电流越大，越难以及时补充a 粒子引 起的漏电流，单元存储的信号可能会丢失。 2 2 3 六管单元结构 六管单元结构分为n m o s 管负载单元结构和c m o s 六管单元结构。顾名思义， 前者的负载为n m o s 增强管或n m o s 耗尽管，后者的负载为p m o s 管。 对于n m o s 增强管负载单元结构，主要缺点是高电平有阈值损失，达不到v 。， 不利于可靠性和噪音容限。此外，为了降低功耗，需达到很高的电阻值，这样必 须在版图上设计沟道宽长比很大的管子，这样太耗费单元的面积，而单元面积的 微小增加将引起大容量存储器面积的很大增加，这是不可忍受的。这类单元已被 淘汰。 对于n m o s 耗尽管负载单元结构，虽然没有阈值损失，可以达到v 。高电平， 但是也有面积大、功耗大的缺点。把l 设计的大，面积大，功耗小一些；相反把 l 设计的小一些，面积也小一些，但功耗又不理想，两者不可调和。因而现在也 已被淘汰。 采用c m o s 六管单元结构既可以消除单元的静态直流功耗，同时高电平是由 p i o s 管导通来保持，消除了阂值损失并具有很强的抗干扰能力，可以避免。软 失效的发生。因此，从性能上看，c m o s 六管单元较前面的单元结构有明显的优 势；从版图面积上来看，它比多晶高阻负载的四管单元要大，虽然目前采取了双 层铝或三层铝工艺，但进一步缩小面积是十分困难的，因此这种c m o ss r a m 单元 形式并不适合超大容量的s r a m 。但对于本文所设计的作为i p 应用的嵌入式 s r a m ，容量一般不是很大，因而采用此种单元结构。 嵌入式s r a m 优化设计 目前，由于s o i ( s e m i c o n d u c t o ro ni s o l a t o r ) 技术的进展，可以在多晶硅 膜上做m o s 器件，开发出了三维立体电路，称为多晶p m o s 负载单元。它的面积 基本一h 与多晶高阻单元相似，但是在性能上比它优越。其关键技术在于在第二层 多晶硅层上制作出性能合格的p f l f i o s 管。 2 2 4 七管单元结构 一直以来，在电子电路中，人们习惯于用电压作为信号变量，并通过处理电 压信号来决定电路的功能。p p , 止h 促成了大量电压信号处理电路或称为电压模电 路。以上所述的几种单元结构在写入数据时都是以电压作为信号变量来进行处理 的，因而都是电压模式电路。 近年来，以电流为信号变量的电路在信号处理中的巨大潜在优势逐渐被认识 并被挖掘出来，促进了一种新型电子电路一一电流模式电路的发展。电流模电路 在速度、带宽、动态范围等方面有更加优良的性能。 在s o c 中，由于原本可以分布在p c b 板上的器件( c p u 、r a m 、r o m 、a d c 、d a c 等) 现在需要集成在一块芯片上，功耗问题变的越来越重要。而嵌入式s r a m 由 于内部存在较高电容的总线，并且作为高速缓存被频繁访问，因而已成为系统中 的一个大的耗散源。通常的s r a m 专注于降低s r a m 读出数据的功耗，但为了使 s r a m 单元具有一定的噪声容限，一般的单元结构中数据的写入需满幅度的电平 以克服原来单元中存储的相反数据( 比如原来单元中存储的数据是0 ，现在要 写入“1 ”) ，功耗可由下式表示： p = c v2 f ( 2 4 ) 其中，c 为负载电容，f 为时钟频率，v 为电压降。 因而，在这种满幅度读写的条件下，v 为电源电压值，导致功耗p 相当大。 基于降功耗的考虑，可采用一种新型的s r a m 单元结构，如图2 3 所示。 单元由七个晶体管( 三个n m o s ，四个p m o s ) 构成，n m o s 管m 7 作为平衡管， 写入数据之前导通，消除原来存储的数据，使数据更容易写入单元中；读出数据 时m 7 管始终截至，此时七管单元变成六管单元。这种结构比通常的六管单元增 加了一个n m o s 管，而且两个门管用p m o s 代替了n m o s ，增大了单元的面积。而 且每次写入时都要消除原来的数据，增加了额外的译码电路和控制电路，因此对 于较大规模的设计，面积上显著的增加是不可忍受的。由于读写数据都是在电流 模式下的，通过单元的很小的电流差就能被电流敏感放大器检测到，并且由于写 入数据之前平衡管m 7 的作用，用很小的电流差就能写入数据，因此门管采用p m o s 就能提供足够的导通能力。 嵌入式s r a m 优化设计 丑， 巍 l 一 t ir y l 1 w 7 y 2 2 4 十管单元结构 图2 3s r a m 七管单元结构图 阻上讨论的s r a m 单元结构适合傲单口s r a m ，对于双口s r a m 则会出现问题。 所谓的双口，即数据输入和输出口分开，可同时对s r a m 进行读操作葶皿写操作。 如果仍i 嗣采掰上述的荦元结构，刘同时对一个单元进行读写搛作时将如现错误， 写入的是不确定的值。基于这种考虑，开发了一种由十个m o s 篱组成的单元结构， 如图2 4 所示。单元由8 个n m o s 管和两个黼o s 管组成，v 。s e l 为写地址迸择 端，rs e i 为读地址选择端，外部数据由w d 和w d n 端写入，由r d 和r d n 端读出。 如果黼时对个单元进行读写操作，爱n 优先保证数据写入，可设定此时读出静数 据为无效数据。由图w 见，单元存储的数据控制m 7 、m 8 ，将读位线和单元隔离， 保证短线上静电压差不会影嫡单元中存耱豹数据，因诧这静单元对嗓声容限鲶要 求相对较低，可将所有m o s 管都做成相同的尺寸，宽长比都取较小的数值，这样 一方霹节省单元面积，另一方面方霞子版图醣安箨。由于尺习“籀同，这种单元可 做成非常规憨的版图结构，方便于备模块的拼接，因此，这种单元适合于做 c o i p i l e r ( 编译嚣) 瓣痒单元。敏感羧太器 挈为存储嚣电路中的模 堇i 部分，截容 易受自身参数的不匹配或其他电路的影响，如果电压差过小，则容易导致读出错 误的数据，在全定铡版瑟设计中，可暴取措施穆这些不匹配稻彩痢减至最，j 、，丽 利用c o m p i l e r “组装”s r a m 时，所有工作都是软件自动完成，因而无法保证电 路不受上述影滴。粟蠲这静单元结弱螽，出予鼗据读爨时不需蘸亮鼹交叉反渎蠡匀 单元中的上拉( 或下拉) 作用，因此位线的电压差可很快建立，提高了读出速度， 嵌入式$ r a m 优化设计 一般可节省读出放大器，只需在数据读出端对数据波形进行整形即可。可见，这 种单元结构非常适合于s r a m 的自动生成。 r d n 图2 4 十管单元结构图 2 3s r a b l 单元工作原理 s r a m 靠双稳态电路存储数据，通过在字线和位线上施加电压或电流可以实 现数据的写入、读出和保持。由于本文设计的s r a m 采用六管结构，因此以六管 单元为例来进行原理说明。 1 数据写入： 如图2 5 所示。当写入数据“1 ”时，在位线b 和百上分别加上高电平和低 电平，字线i i l 上加上高电平，门管m 3 和m 4 导通，这时不管a 点和b 点原来是 什么电平，将强制对a t 点电容充电，对b 点电容放电，这样m 2 和m 5 导通而m l 和m 6 截至，单元中存储数据“1 ”。写0 时刚好相反，在位线b 和豆上分别加 低电平和高电平，门管打开，写入“0 ”。 由于s r a m 存储单元做成阵列结构，多个存储单元共用一根字线，在连续进 行写入操作时，如果时序上配合不当，就有可能前次位线上的数据将同一根字线 上的其他单元中的数据改写，设计速度较快的存储器时尤其要注意这点。 嵌入式s i c m 优化设计 菇舞s r a m 荤元各m o s 管麓尺寸谗要嚣台恰当，在保证数据能够写入豹鸯誊提 下，尽量篷离写入逮度。 图2 5s r & m 单元示意躅 器 2 数据读出 8 避行读撩俘对，蓠先对两条谴线b 和吾颧充电，搜两祭位线都处于嘉逛平， 然后使逸中单元的字线w l 为离嚷平，两个门管m 3 和m 4 部学通，把雄元的存储 缩点a 彝b 连接翻位线b 鞠嚣上，麓单元存l ”，帮m 2 稻m 5 浮遥两赫l 霸m 6 截至，位线蟊通过导通的工作管鞋2 糨门管m 4 放电，而位线b 保持高电平，因而 在位线b 期吾上褥刭正向的电压麓，即： v = v b 一唯0 ( 2 ，5 ) 若单元存“0 ”，鼷燕线b 通过擎元中导通的麓l 秘m 3 放奄，耀谊线百保持琰充的 熹邀平。这样在嚣翎位线上餐到一令爱向躯嘏压夔。 a v = 一飞0( 2 。 由于攀元的尺寸很小，位线通过零元管放电黥速度根浸，为了提高读疆速度，只 要在位线上建立趣一定的电聪差就可以了，聪不必等剽一德位线下降到强电平。 通过捌译鹅器控澍豹列开关，把逮中单元位线读穗瓣微小麓号差盎v 遴到公共数 据线，再通过公共数据线送到读出敏感放大器，恕微小的信号差放大为合格的高 低电平，最后通过缓冲嚣转换藏纂螭信号输如+ 嵌入式s r a m 优化设计 3 数据保持 在写入或读出操作后，字线w l 降为低电平，门管m 3 和m 4 截至，将双稳态触 发器和位线隔断，这样位线上的电平变化不再影响触发器的状态。存储高电平的 结点电容会有电荷泄漏，可通过导通的p m o s 负载单元进行补充，因而，s r a m 单 元能长久的保持数据，而不需如同d r a m 那样的刷新。但有两点需注意： 1 ) 停止供电，或电源电压降低到一定 程度，存储单元中的数据就会丢失，在 上电后，需重新写入数据。 2 j 由于单元阵列结构，需防止前次读 写操作在位线电容上残留的高低电平 影响处于同一字线的单元中的数据。如 图2 6 所示，假设单元a 2 1 中存储数 据0 ，上次操作为对处于同一位线 图2 6 单；- - i - - 。：e r - 图 b i 上的单元a 1 1 写入或读出数据“1 ”， 然后关断b l 上的列开关，由于位线上 存在寄生电容，位线b 1 处于高电平；现在对处于同一字线w 2 上的单元a 2 2 操 作，字线w 2 上加高电平，这条线上的所有单元门管都打开，位线b l 上的高电平 就有可能改写单元a 2 1 中的数据“0 ”。解决这个问题有三种途径。其一，恰当设 计单元的尺寸，提高单元噪声容限，在保证写入的条件下，使位线寄生电容上残 留的有限电荷无法改写单元中的数据；其二，在每次读写之前都对位线进行预充 电，这样两条位线b 和b 上都是高电平，保证不会改写单元中的数据，但是这样 会增加s r a m 的动态功耗a 其三，采用3 2 4 中描述的十管单元结构，读数据 时用两个n m o s 管把c e l l 单元和位线隔开，使位线上的电平变化不会影响单元中 存储的数据。保证数据安全的同时却增加了芯片面积。 2 4 噪声容限分析 由于工艺容差造成器件参数的不对称性，以及外界的噪声干扰，s r a m 在读 操作时可能使单元状态发生翻转，造成信息读出错误。静态噪声容限就是指单元 所能承受的最大噪声信号，若超过这个值将造成两个存储结点的状态的翻转。在 读操作开始时，需对两条位线进行预充电，因此位线b 和百都为高电平，且字线 w l 也为高电平，使单元的门管导通。若所有的高电平都是电源电压v 。，可用图 2 7 所示的电路分析单元的噪声容限。图中v 。是噪声电压，假设单元是存“l ， 的状态，即a 点电压为高电平。如果没有噪声干扰，且器件参数完全对称，m 2 嵌入式s p a m 优化设计 和m 3 应该截至，m 1 和m 4 应该导通，百通过m 1 和m 4 放电，使位线电压差v b 0 ， 若m 1 和m 4 尺寸设计不合理，可能使v 。抬高较多，再加上噪声信号v 。，使 v 。v t 。，造成m 2 导通，使u 下降，最终可能造成电路状态翻转。 可以根据对触发器稳定性的相等根标准法来分析s r a b t 单元的噪声容限，图 2 - - 7 中的电压源v 。可以是由于工艺偏差以及芯片操作环境的变化等不对称性 图2 7 噪声容限示意图 雨产生的噪声源，因此这个触发器的噪声容限可以定义为在触发器的状态翻 转前所能承受的噪声源v n 的最大值。噪声容限可以通过k i r c h h o f f 方程式解析 地表达，对于图3 7 中的单元结构，设a 点为高，b 点为低，则当在读取数据 时单元电路中m 3 管和叭6 管的导通电流很小，可以假定为不导通，再根据a 、b 点存储电荷的情况，可以假定m l 、m 4 工作在饱和态，而m 2 、m 5 工作在线性态。 则有： i m 】= i m5 ( 2 7 ) m 0 s 管工作在饱和区和线性区的电流公式分别为： i 。= 三( v g 。一v t ) 2 1 i 。= v d s ( k s v t 一v d s ) z 其中，b 为m o s 管的跨导，卢= g c 。( ) 。将2 9 和2 ( 2 8 ) ( 2 9 ) ( 2 。1 0 ) 嵌入式s r a m 优化设计 2 8 式中，则有 ( v g 。，一v 。) 22 r qv d 。；( v 。一v t 一互iv 。) ( v g s 。一v t ) 2 = 2 r v 。s 2 ( v g s 2 一v t 一= 1v 。s 2 ) 其中，假设p m o s 管和n m o s 管的闽值电压相同 比，r 为工作管与门管的跨导之比，q = 风p 。，r 由图2 7 中的电路得出k i r c h h o f f 方程： v g s l = v n + v d s 2 v d s 5 = v d d u v g s 2 v o s 5 = v d d v n v d s 2 v g s 4 = v d d v d s 2 将22 2 2 2 5 式代入2 ，1 1 和2 1 2 式，得 ( 2 1 1 ) ( 2 1 2 ) q 为负载管与门管的跨导之 8 、| 8a 。 ( 2 1 3 ) ( 2 1 4 ) ( 2 1 5 ) ( 2 1 6 ) ( v 。s 2 + v n v r ) 2 = - q ，( v 。一v n v o s 2 ) ( v 。一2 v t v n 一2 v 。s 2 + v o s 2 ) ( v d d - v t - v 。s 2 ) 2 = 2 r v d s 2 ( v g 。：一v j 1 v 。) 为求解上述方程，需做简化近似： 线在这个工作点附近的斜率基本不变 ( 2 1 7 ) ( 2 1 8 ) 当倒相器的n 管处于导通状态时，特性曲 因此可设静态时v 。和v g 。：的关系为线 性，它的斜率为特性曲线在工作点的切线斜率；又设噪声源相对于、，d d 来说很小 则可认为处于n 管导通静态工作点的v o 。：为： v g s 2 = v d d v t ( 2 1 9 ) 静态工作点时的v 。可由式2 1 9 代入式21 8 得到，斜率k 可由对2 1 8 式在 v 。= v 。一v t 点关于v 。求导得出。于是这个线性近似可以表示为： v d s 2 = v o k v o s 2 ( 2 2 0 ) 其中： v 。堋v 一( 尚 v r 汜z ， 战入式s r a m 优化设计 v ，一v 。“ 高) v 。 z 。， 肛( 南刈赫 泣z 。， 然后将2 2 0 式代入2 1 8 式中消去v 。：，襁到： x 2 ( k + 嘏( 言蚣u v s r 冉。 其中： x = v 一v n v 6 s 2 a = v o + ( k + 1 ) 、，n k v 一v 。 根据相等根标准可以得到噪声容限为： f 1 、1 v 。2 r + v t m 一冰小v 繁一 ( 2 2 4 ) ( 2 2 5 ) ( 2 2 6 ) ( 2 2 7 ) 由2 2 7 式可以禧出，s r n v l 单元的噪声容限由阗值电压、电源电压以及工作 管与门管、盘载管与门管靛跨导之魄决定。实际设计过程中，工艺确定后，阂值 电压和电源电压也就确定，应调整两个跨导比例关系，使单元具有最大的噪声容 限。 南幽肝 一o | 兰 嵌入式s r a m 优化设计 第三章s r a m 的电路设计 对s r a m 的性能是从集成度、速度、功耗和面积几个方面来考虑，与d r a m 相比，s r a m 面积较大，工作电流较大，但速度较快，取数时间明显小于d r a m ， 这也正是s r a m 的优势。对电压模s r a m 的设计应侧重于满足面积和功耗的前提下 使速度尽量快。 目前制造s r a m 的技术主要有c m o s 、b i c m o s 、c m o s e c l 技术。后两者的速度 更快，但功耗较大，而c m o ss r a m 可以在功耗和速度两个性能指标上进行折中， 因而成为目前s r a m 设计的主流技术。 s r a m 的速度是由地址取数时间来衡量，它是指从地址输入到数据读出的延 迟时间，它的大小由从地址输入到数据输出的关键路径上的延迟决定，包括地址 输入缓冲、地址译码、字线选通、单元取数延迟、位线延迟、敏感放大器延迟以 及数据输出缓冲的延迟。而提高s r a m 速度的关键就是优化以上的各个环节： 1 地址输入输出缓冲应在保持足够的驱动能力的前提下使延迟尽量小。 2 地址译码器应在面积允许的条件下使译码速度足够快，还需注意各部分 时序上的配合，消除尖峰毛刺。 3 由于n m o s 在传输高电平时有闽值损失，在设计字线和位线控制开关时可 选用c m o $ 开关，一方面消除阂值损失，另一方面提高了数据传输速度。 4 单元的设计可在满足噪声容限以及单元稳定性的前提下，调整工作管和 门管以及负载管和门管的比例，使写入和读出速度尽量快。 5 随着存储器容量的增大，位线变长，位线寄生电容成为不可忽视的因素， 不但影响数据传输速度，电容上存储的电荷更有可能改写单元中的数据， 因此，在当前工艺条件下，如何利用结构的的改变来减小位线寄生电容 成为急需解决的问题。 6 为了提高数据读出速度而采用了敏感放大器，使两条位线上只需建立微 小电压差就可完成数据读出。因此，一方面需提高放大器的灵敏度，另 一方面应尽量减小数据经过放大器的时间。同时，敏感放大器还应具有 一定的容限，以免将位线上的微小波动错当作数据读出。 本文设计的s r a m 将从以上六个方面进行优化。 嵌入式s r a m 优化设计 3 1 单元设计 本文设计的s r a m 作为嵌入式i p 应用，规模不鼹很大，爱求为单口模式，由 于c m o s 六鸷单元缝稳既可以满除攀元鳃壹滚功耗，又可以保证单元存鼹信号懿 稳定性，因而采用六管单元作为所设计的s r a m 的单元结构。 存 逵单元酶设诗要求鸯陛下五患： 1 单元面积小。 2 + 读写速度抉。 3