（材料物理与化学专业论文）高性能低功耗vlsi结构和互连线研究.pdf

中文摘要 摘要 高速低功耗v l s i 结构的设计实现以及片内高性能互连线的分析设计是v l s i 设计的两个关键领域。 在本论文的第一部分，研究了在门级和算法级实现芯片低功耗的一些方法。 用e m o d l 逻辑实现了流水线结构乘法器，并在门级层次对电路的功耗进行优化， 使之适用于进行连续高效的运算。在图象处理领域，本论文提出了用 f o r w a r d m a p p i n g 算法实现m p e g2 二维i d c t 变换运算和一种适用于m p e g 一4 标 准编码器的运动估值结构，通过系统级、结构级以及电路级的优化，取得低功耗 下高效处理的效果。 在本论文的第二部分，研究了高性能互连线参数提取和分析设计。提出了新 的互连线电容提取的二维解析方法，这一方法对快速准确提取连线电容，进而进 行连线参数筛选实现性能功耗的优化具有实际意义。其次，在分布式r c 模型和 分布式r l c 模型基础上，提出了一套优化项层全局布线综合性能的设计方法，对 设计高性能全局总线具有指导意义。通过优化顶层连线的带宽一功耗因子得到与 工艺相关的连线介质层特征厚度，可以作为一项工艺优化带宽功耗性能的参考指 标。 关键词：低功耗电路；图象处理算法：流水线乘法器：片内互连线模型；电容提 取；顶层连线设计 英文摘要 a b s t r a c t t h ed e s i g na n di m p l e m e n t a t i o no fh i g hs p e e dl o wp o w e rv l s is t r u c t u r ea n dt h e a n a l y s i sa n dd e s i g no fh i g hp e r f o r m a n c eo n c h i pi n t e r c o n n e c ta r et w ok e yf i e l d so f v l s id e s i g n i nt h ef i r s tp a r to ft h i st h e s i s ，s o m el o w p o w e rt e c h n i q u e si nt h eg a t ea n da l g o r i t h m l e v e la r ec a r r r i e do u t ap i p e l i n e dm u l t i p l i e ru s i n ge m o d ll o # ci si m p l e m e n t e da n d o p t i m i z e di nt h eg a t el e v e lf o rl o wp o w e rc o m s u m p s i o n i nt h ei m a g ep r o c e s s i n gf i e l d ， i n t h i st h e s i st h ei m p l e m e n t a t i o no f2 di d c tt r a n s f o r m a t i o nf o rm p e g2u s i n g f o r w a r d - m a p p i n ga n dm o t i o ne s t i m a t i o ns t r u c t u r ef o rm p e g 4e n c o d i n ga r ep r o p o s e d p o w e ro p t i m i z a t i o n si nt h es y s t e m ，s t r u c t u r ea n dc i r c u i t1 e v e lr e a l i z ee f f i c i e n t c o m p u t a t i o nw i t hl o wp o w e rd i s s i p a t i o n i nt h es e c o n dp a r to ft h i st h e s i s ，t h ea n a l y t i c a lm e t h o dt oe x t r a c ti n t e r c o n n e c t c a p a c i t a n c ea n dt h ea n a l y s i sa n dd e s i g no fh i 酿p e r f o r m a n c eo n - c h i pi n t e r c o n n e c ta r e c o v e r di nd e t a i l t h ec a p a c f f a n c ee x t r a c t i o nm e t h o db a s e do nc o n f o r m a lm a p p i n gi s i m p r o v e di na c c u m c y ，w h i c hc a l lb eu s e f u lt oo p t i m i z et h ep a r a m e t e rs c a n n i n gf o r i n t e r c o n n e c ta n a l y s i s b a s e do nd i s t r i b u t e dr ca n dr l ct r a n s i e n tr e s p o n s em o d e i t h e m e t h o d o l o g yt oo p t i m i z eo v e r a l lp e r f o r m a n c eo fg l o b a lw i r i n gi nv l s ii sp r o p o s e d t h ee f f e c t i v et h i c k n e s so fi n t e r l a y e rd i e l e c t r i ci sd e r i v e dt h r o u g hp o w e ra n d b a n d w i d t ho p t i m i z a t i o n w h i c hc a nb eu s e da sa nb a s ef o rp r o c e s so p t i m i z a t i o n k e yw o r d ：l o wp o w e rc i r c u i t s ；i m a g ep r o c e s s i n ga l g o r i t h m ，p i p e l i n e dm u l t i p l i e r ； 0 1 1 一c h i pi n t e r c o n n e c tm o d e l s ；c a p a c i t a n c ee x t r a c t i o n ；t h ed e s i g no fg l o b a lw i r i n g s y s t e m n i 塑量：塑 至z 6 9 4 8 指导小组成员 邵丙铣教授博导 郑国祥教授 汪荣昌教授 鲍慧君高工 采2 蟹声、晕师碍意 勿垒文公峦 致谢 致谢 当论文工作告一段落的时候，回想起五年来走过的道路，不禁感慨万千。 首先，我要感谢所有教育培养过我的老师们，在复旦的岁月里，老师们不仅 教会我从事科学研究的方法，更教会我为人处事的道理。特别要感谢我的导师邵 丙铣教授，他将我引领进集成电路设计这一精彩无限而又极具挑战的研究领域， 传授我专业知识，给与我历练的机会：言传身教，循循善诱，使我终有一技之长。 在科研上给了充分发挥能力的空间，而当在论文研究中遇到困难时，他都能给予 我最关键的指导。没有邵老师一如既往鼓励支持我，本论文的很多工作便不可能 完成。对于宗祥福教授，郑国祥教授，汪荣昌教授和鲍慧君高工，以及其他系里 的老师，对我论文的指导和帮助，在此我表示深深的谢意。 其次，我要感谢五年多来跟我一起度过学习工作时光的各位师兄，师弟，师 姐，师妹们，我们一起相互学习，热烈讨论，为着共同的目标携手共进。在此感 谢吕华和刘丽蓓，跟我一起完成了本论文的部分内容。感谢陈卡军，谢毅，朱云 涛，单智阳，屠睿，木霄易，在论文编写过程中，与我一起讨论问题，给了我很 多启发。 当然，我要感谢我的父母，没有他们，也就没有我的今天。他们含辛茹苦地 抚育我，在学业上毫无保留地支持我，才使我能够心无旁物，完成本论文。 还要感谢我的女友，在学习研究之余，她给了我很多温馨的时刻。 在最后，要谢谢我的弟弟，在论文定稿期间，他向我提供了诸多有力的技术 支持，在此一并感谢。 最后感谢所有关心过帮助过我的人。 第一章引言 第一部分高速低功耗v l s i 结构设计研究 第一章引言 1 1 研究背景 1 1 1 集成电路技术发展概况 自从晶体管发明以来的5 0 多年时间里，半导体技术取得到了惊人的高速发 展。在不断提高集成系统性能和降低成本原动力的推动下，在以晶体管特征尺寸 缩减为代表的集成电路小型化和以工作频率提高为代表的集成电路高性能化驱 动下，整个半导体产业循着摩尔定律不断挑战并突破技术障碍，使半导体产品的 性价比不断提高，电脑，手机以及多媒体影音设备从奢侈消费品逐渐成为人们生 活、工作和休闲娱乐的必需品，集成电路技术的发展已经改变并将继续深刻影响 人们的生活。 集成电路特征尺寸已经从过去主流工艺的o 5 u m 经由o 3 5 u r n o 2 5 u m 0 1 8 u r n 缩减到如今的9 0 n m ，有报道称，i n t e l 已经开始在下一代6 5 n m 工艺上开 发新一代高性能微处理器。高端i c 芯片的工作频率从原来的7 5 0 m h z 发展到如 今的1 6 g h z 以上。芯片集成度则从小规模( s s i ) 、中规模( m s i ) 、大规模( l s i ) 发 展到超大规模( v l s i ) ，并在不远的将来进入千兆规模( g s i ) 。表1 i 是i t r s 对今 后若干年内半导体技术发展的几项重要指标的预测。 表1 - 1i t r s2 0 0 3 1 1 - 1 】部分性能参数 预计生产年份 2 0 0 4 2 0 0 72 0 1 02 0 1 32 0 1 6 工艺节点 9 0 n m 6 5 n m4 5 r i m3 2 r i m2 2 r i m 芯片面积( m m 2 ) 5 7 2 5 7 25 7 25 7 25 7 2 晶体管密度( s r a m ) ( 兆，c m 2 ) 3 9 3 8 2 71 7 1 83 5 3 27 2 0 8 晶体管密度( 逻辑门) ( 兆c m 2 ) 7 7 1 5 43 0 96 1 71 2 3 5 片上时钟频率( g a z ) 4 1 7 19 2 8 51 5 0 7 92 2 9 8 03 9 6 8 3 金属层数 1 0l l1 21 21 4 可以清晰地看到，集成电路技术还有着广阔的发展前景，每向前进一步都有 赖v l s i 工艺设计技术的创新。 第一章引言 1 1 2v l s l 工艺设计所面临的若干问题 晶体管特征尺寸的按比例缩小已经逐渐脱离单纯依靠工艺设备改进而不断 推进的局面，光刻技术、化学气相淀积( c v d ) 技术、物理气相淀积( p v d ) 技术以 及化学机械抛光( c m p ) 技术等工艺技术的进步已经不是特征尺寸缩小的所有动 因，晶体管器件结构的创新使得在当前工艺技术条件上仍然能够跟上摩尔定律所 预测的发展速度。f i n f e t 1 3 】、应变硅( s t r a i n e ds i l i c o n ) 1 4 】技术以及拉伸绝缘 硅( s s d o i ) 技术的出现，不仅保证了晶体管性能，更重要的是，维持了人们对于 通过进一步缩小晶体管尺寸达到性能改进的信心。 圈1 1 连线延时和器件延时，引t 鲁 1 - 2 引自i t r s2 0 0 3 互连线部分的连线延时和器件延时随工艺变化的示意图显 示，连线延时正在取代晶体管内禀延时，成为v l s i 性能提高新的“瓶颈”因素。 为了缓解连线延时对芯片整体性能的影响，在工艺材料方面有两项潜力可挖。其 一，采用铜布线取代铝布线。铜材料的电阻率大约是铝材料的6 0 0 0 = 1 7 u n c m ， p a f 2 7 u n c m ) ，可降低连线寄生电阻，从而减小连线r c 延时。并且铜材料的线 损小，电迁移性能好，布线厚度薄，在可靠性和工艺制造方面也有优势。其二， 采用低七介质，减小连线寄生电容。一方面可以降低r c 延时，同时也可以减小 由连线电容引起的线间串扰。 在v l s i 设计领域，以单纯追求速度性能的理念向在提高整体性能的前提下 尽可能降低芯片功耗的设计思想过渡。这一方面有技术上的考虑，例如减小芯片 单位面积的功率密度，从而降低芯片温度，提高芯片性能和延长芯片使用寿命。 其次，在便携式通信和多媒体设备方面，可以延长电源供电时间。另外一方面也 体现了人们对于环保问题的关注。 孟3ie 第一章引言 1 2 课题研究现状 1 2 1 低功耗设计 低功耗设计技术是一项系统的课题，它渗透在芯片设计的各个层次，必须在 各个层次上发展适当的技术，应用不同的策略，达到降低功耗和维持系统性能两 者兼顾的目的。如图1 - 2 所示，集成电路设计从项而下大致可以分为六个层次， 每个层次都有进行功耗优化的相应技术 1 - 5 】。居于顶层的系统级设计般不归为 集成电路设计领域，在降低功耗方面，须从编制功耗监控软件，编译器及指令集 设计和功耗管理等入手进行功耗优化；在接下来的算法级，一般通过减少操作数、 输入输出数和造访基本内存的次数，去除不必要的操作来达到减小功耗的目的； 结构级的功耗优化策略包括i o 类型的选择，流水线设计，同步策略，硬件划分， 以及门控时钟和多电压调度等等，在这一设计层次，主要是实现设计划分，使数 据和控制局域化，降低全局操作带来的额外功耗；版图和门级的功耗优化过程必 须与晶体管和互连线设计结合起来，在布局布线的同时将电路划分为容易优化的 小电路快，分快实现优化，同时在器件层次结合晶体管尺寸和顺序调整优化功耗； 在处于工艺级，可以通过选用电路实现工艺( 比如选择s o l 减少寄生电容和体效 应) 和优化封装工艺技术减少功耗，这就需要对工艺进行建模分析，才能了解功 耗来源并找到相应的优化对策。 t o p d o w n 系统级 算法级$ 结构级( r t l 级) + 门级t + 版图级 + 工艺级 图1 2 v l s i 设计层次 在本论文的第一部分。通过在门级和算法级分别应用不同的优化方法，在实 际电路中实现了低功耗的目标，取得了电路综合性能的改善。 第一章引言 1 2 2 片内互连线 卜6 】 芯片内的互连线1 1 7 1 大致可以分为三种；一种是短线( 局部连线) ，通常其 长度小于信号波长。短线主要用于逻辑门之间和速度不高的器件之间的连接，对 应最新工艺，一般长度小于5 0 0 u r n ，宽度取最小线宽尺寸。短线的延时主要受线 电容和电容耦合影响。因此采用较薄的、介电常数低的绝缘介质，电路性能会得 到提高。 第二种是中长连线，对应最新工艺，一般长约l 3 m m ，宽度小于o 5 u m 。 这种中长连线的信号传送速度比短连线要快，但容易引起很高的噪声。主要是由 于除了电容耦合外，电感耦合效应也变得突出。中长连线需要类似c u 的低电阻 率的金属和中等厚度的绝缘介质。 第三种是长连线，例如数据总线、控制线、时钟线和电源线等。对应最新工 艺，一般长度可达1 6 m m ，宽度大于0 5 u m 。长连线对电路性能起着关键的决定 作用，所以长连线的设计显得尤为重要。长连线特别需要低电阻率的金属以减少 信号线和电源线的电阻损耗；需要厚的绝缘层来增加特性阻抗z o ，以减少延时； 需要较宽的线和线间距减少线间串扰。 。，厂 厂 i 一【一 广 喇线 i 。_ j ”s 口口口口愀线 眦 二二二二二二 m 3 口口口口口口口 m 2 二二二二二二二二二二二= m l口口口口r 7 口口口口。口口口 底层连线 = = = 二二二= = = = = = = = = = 晶体管 图1 - 3 分层互连线结构 虽然，宽连线和宽的线间距能够减小连线延时和线间串扰，但是会减小布线 密度和数据带宽。如要保证同样豹布线密度和数据带宽，只有增加线层，但会增 加层间电容并使工艺难度和制造成本上升。为了兼顾提高布线密度和提高连线性 能，通常采用不均匀的多层互连线结构。图1 3 分层互连线结构的截面图，可以 看出，在多层布线体系中，从低层到高层，线宽、线间距逐渐增加。处在底层的 第一章引言 连线主要是短连线，一般为逻辑门内部连线，其r c 延时对整个系统的影响不大， 可采取紧凑布局方式。居于顶层的连线主要是全局长连线，往往包括决定系统性 能的关键连线，因此采用宽松布局方式，取较大线间距，减少这些关键线网的延 时和串扰等。虽然顶层全局连线采用宽连线，但由图1 4 可以看到，由于芯片面 积不随工艺缩减而减小，因此全局连线长度保持不变。如果假设各连线层的截面 尺寸随工艺等比例减小，处于模块电路内部的连线不受显然影响，但全局总线的 连线延时和线间串扰将劣化。 图1 4 全局连线不随工艺缩减而变【1 8 】 因此，本论文第二部分的重点就是定量化求解设计变量的最优值，使顶层连 线的综合性能达到最优，可作为进行工艺优化时性能方面的若干依据。 1 3 研究内容和贡献 本论文分为两个部分，第一部分的重点在于高性能低功耗模块电路的设计实 现和用于图象处理并为低功耗运算优化的算法设计及其电路实现。第二部分的重 点为提出新的提取互连线电容参数的解析方法和设计综合性能最优的顶层连线 结构。主要内容和贡献有以下几个方面， 1 用特殊的动态多米诺逻辑结构e m o d l 实现一款高速低功耗的流水线乘法 器，并在门级层次对电路的速度和功耗性能进行充分优化，使之适用于进行 连续高效的运算。 2 ，采用f o r w a r d m a p p i n g 算法实现m p e g2 二维i d c t 变换运算，通过算法和电 路结构优化，取得低功耗下高效处理的效果。 第一章引言 3 提出了一种适用于m p e g - 4 标准编码器的运动估值结构，并从系统级、结构 级以及电路级等几个层次实现了功耗优化。 4 提出了一种基于保角变换的提取连线电容参数的解析方法，对于快速准确提 取连线电容，进而进行连线参数筛选实现性能功耗的优化具有实际意义。 5 在分布式r c 模型和分布式r l c 模型基础上，提出了一套优化顶层全局布线 综合性能的设计方法，对设计高性能全局总线具有指导意义。 6 通过优化顶层连线的带宽功耗因子得到与工艺相关的连线介质层特征厚度， 可以作为一项工艺优化带宽功耗性能的参考指标。 并且，本文提出的算法都以m a t l a b 语言或v e r i l o g 语言实现，可以进一步开 发出相关的设计软件或实际电路。 参考文献 【l 一1 】i n t e r n a t i o n a lt e c h n o l o g yr o a d m a p f o r s e m i c o n d u c t o r , i t r s 2 0 0 3 ： i n t e r n a t i o n a ls e m t e c h ，2 0 0 3 【1 - 2 】i n t e r c o n n e c ts e c t i o n ，i n t e r n a t i o n a lt e c h n o l o g yr o a d m a pf o rs e m i c o n d u c t o r , i t r s2 0 0 3 ：i n t e r n a t i o n a ls e m t e c h ，2 0 0 3 ，p p 3 【1 3 】x u e j u eh u a n g ，w e n c h i nl e e ，k u oc ，e ta 1 s u b - 5 0h i 1p - c h a n n e lf i n f e t i e e et r a m e l e c t r o nd e v i c e s ，2 0 0 1 ，4 8 ( 5 ) ：8 8 0 - 8 8 6 【1 - 4 】t h o m p s o nse ，a r m s t r o n gm ，a u t hc a9 0 - n ml o g i ct e c h n o l o g yf e a t u r i n g s t r a i n e d - s i l i c o n i e e e t r a n s e l e c t r o nd e v i c e s ，2 0 0 4 ，5 l ( 1 1 ) ：1 7 9 0 1 7 9 7 【1 5 】钟涛，王豪才c m o s 集成电路的功耗优化和低功耗设计技术，微电子学， 2 0 0 0 ，3 0 ( 2 ) ：1 0 6 - 1 1 2 【l - 6 】钟晓征大规模集成电路系统中芯片间互连线的瞬态分析博士论文电子 科技大学 1 - 7 d e u t s c ha o n - c h i pw i r i n gd e s i g nc h a l l e n g e sf o rg i g a h e r t zo p e r a t i o n i e e ep r o c 2 0 0 1 ，8 9 ( 4 ) ：5 2 9 5 5 3 【1 - 8 h a v e m a r mrh ，h u t c h b yja h i g h - p e r f o r m a n c ei n t e r c o n n e c t s ：a ni n t e g r a t i o n o v e r v i e w p r o c o f t h ei e e e ，2 0 0 1 ，8 9 ( 5 ) ：5 8 6 - 6 0 1 第二章用多米诺逻辑实现高速低功耗 第二章用多米诺逻辑实现高速低功耗 为了实现v l s i 电路中的高速低功耗要求，不断采用优良电路结构和逻辑形式 可以发挥很大的作用。例如多米诺逻辑就是其中之一。多米诺逻辑作为一种高速 动态c m o s 逻辑电路，与传输管逻辑 2 1 ，2 2 卜。样，广泛应用于高速数字电路中， 而增强型多输出多米诺逻辑( e m o d l ) 2 - 4 以其灵活的逻辑应用和高效的硬件复用 特点，取 导了进一步的速度、功耗和面积上的改善。因此，本章将e m o d l 用在 r i s c 等数字系统普遍使用的流水线结构中，实现高速低功耗乘法运算单元，突出 了e m o d l 实现新一代高性能数字电路的诸多有利方面。 2 1增强型多输出多米诺逻辑( e m o d l ) 多米诺逻辑( d o m i n ol o g i c ) ( 图2 - 1 ( a ) ) 最早由k r a m b e c k 于1 9 8 2 年提出，它 是由动态驴。块和输出倒相器组成的非倒相( n o n i n v e r t i n g ) 连级动态c m o s 逻辑电 路。多输出多米诺逻辑( m o d l ) 2 5 1 ( 图2 1 ( b ) ) 是在多米诺逻辑的基础上，考虑 到有时需要同时获得布尔函数及其子函数( 如进位链) ，可以利用子函数n m o s 赋值树来构成布尔函数n m o s 赋值树的部分，达到硬件复用的目的。 如图2 - l ( b ) 所示，在赋值阶段，丹= e l 研，j ，f 2 = f 2 陇“，j ， f s = f s ( x m + l ? x 0 ( n m 1 ) ，受q 本 站呜氨出：f i = f f e x h x 0 ；f = f ( f l ：f 2 ：f 毋。对于 进位链电路而言，有f = 局+ 一f 2 。值得注意的是，当局= l 且兄= 1 时，f = i ，但 由于q 点电荷经局，乃放电，形成错误的放电路径( 图2 - 1 ( b ) 虚线箭头，即“暗 通路”) ，导致无论丹( 砀，”：剧为何值，f ，输出都为l 。为了避免错误放电路径破 坏子函数正确的逻辑输出，须引入逻辑约束条件：佤只) 耳：0 。 ( a ) 图2 1 ( a ) 多米诺逻辑( b ) m o d l ( c ) e m o d l 增强型多输出多米诺逻辑( e m o d l ) 2 - 4 ( 图2 - 1 ( c ) ) 把m o d l 的概念扩展到 更广泛的情况，即当子函数( 不定为有效输出) 是两个以上作为有效输出布尔 第二章用多米诺逻辑实现高速低功耗 函数的共同基函数，有多个输出函数项的多米诺逻辑树可建构在拥有相同基函数 “子树”的同一n m o s 逻辑树上。用数学符号来表达( 图2 - 1 ( c ) ) ，即在赋值阶段， f 4 = f 4 e x h 。x 0 ，f i = f i ( x k + 1 x 口f 2 = f 2 ( x h l x 0 f 3 = f 3 m + 1 。x 0 加 m 纠，有效输出：g t = g j ( f 4 ；凡) ；g 2 = 口if e i 乃) ，构成进位链电路时， g t = f 而，g 2 = 乃+ f 4 f 2 ，同样有逻辑约束条件：( e ) 佤只) = 0 。 2 2e m o d ln - m o s 赋值树结构尺寸优化 多米诺逻辑相对于静态c m o s 逻辑而言，速 度优势体现在两个方面，其一，赋值阶段输出信 号没有下降沿延时；其二，连级多米诺逻辑时， 前级输出一般只要驱动后级少量n m o s 管，因 此，多米诺逻辑的级问驱动负载远小于静态 c m o s 逻辑。此外，多米诺逻辑可以只用n m o s 管实现逻辑功能，能够在单级中实现较复杂的逻 辑运算而不显著地增加电路面积和延时，因此相 对于一般静态c m o s 逻辑而言，可以有效降低整 个电路的结构复杂程度，进而在电路的系统结构 层次上优化速度性能。以下讨论n - m o s 赋值树 结构尺寸优化，并采用相应设计方法，减小单级 电路延时，进一步发挥e m o d l 的速度优势。 f 一 加c l 。n 哆 。一哆 k 一p 审 ( a )( b ) 图2 - 2 ( a ) 最坏情况n - m o s 树结构 图2 2 ( a ) 是多米诺逻辑最坏情况n _ m o s 赋值树 ( 6 ) r c 等热濮型 的放电路径示意图，当局，：均为高电平时，n - m o s 管m ，j k 眠+ ，皆导通， 可等效于其导通电阻，整个n - m o s 赋值树等效为r c 网络，其中r ，”：如胄刚 为m ，： km + ，的导通电阻，c ，”：c kg + ，等于相应节点上n m o s 源漏端到地 的结电容( c j 还包括预充电p - m o s 的漏电容和负载电容q ) 。由e l m o r e 延时等 式，负载电容q 上的预存电荷放电时间： 月+ 1厂月+ i、 t p = o 6 9 c i 吩| ( 2 1 ) i z i l = 。 如果m ，”； 0 眠+ ，取单一宽长比( n - m o s 长一般取最小尺寸) ，r ，= r ，c i = c 一= j ，“：开+ ，放电时间： ：o 6 9 n * l c f 艺r 1 = 0 6 9 r c 下( n + l x n + 2 ) ：0 6 9 r c 下n ( n + 0 ( 2 2 ) ，= 1 ，= 其中n = n + l ，为n m o s 树高度。取单一宽长比n - m o s 的赋值树，放电时间 第二章用多米诺逻辑实现高速低功耗 与其高度( 任意放电路径所经过的最多n m o s 管数目) 成平方关系，增大则 放电延时会显著增加。 从e l m o r e 延时等式可以看到，处于靠近地的n m o s 管r c 参数对延时影响更 大，如果采用渐进的方法增大n m o s 宽长比，例如按艇 1 ) 倍等比例增大宽长比， 取r ，- r ，c 厂c ( 最小尺寸，c ，不记负载电容) ；近似地，r 川= r 以，c l + ，_ c f ， 则放电时间 f ，一0 6 9 r c z 。6 9 月c - 晦够大) 当k 足够大时，放电时间与树高度v 仅呈线性关系 加。因此，根据2 4 的仿真结果，选取合适的k 值 提下获得良好的性能改善。 ( 2 3 ) 但同时电路面积也会显著增 可以在不显著增大面积的前 2 3e m o d l2 0 2 0 - b 流水线乘法器 2 3 1 乘法器结构 本章所设计的流水线乘法器采用改进型b o o t h 算法 2 3 减少了乘法运算中的 加法次数，并且利用多米诺逻辑实现的4 ：2c o m p r e s s o r 同时运算多个( 5 个或3 个) 部分积。如图2 3 所示，整个乘法器分成4 个流水线级，相邻两个流水线级之间 由若干锁存器( l a t c h ) 连接，用来保存乘法运算的低位乘积和一些中间运算结果。 最后一级采用高速2 6 b i te m o d lc l a 完成高位乘积高速进位加法运算。高位乘 积与经锁存的低位乘积同时输出。 图2 - 3e m o d l2 0 x 2 0 - b i t 流水线乘法器结构 9 第二章用多米诺逻辑实现高速低功耗 2 3 2 超前进位伪补码算法和e m o d l2 8 一b i tc l a 对于两个被加数h i 照) ，由进位算符0 连接相邻两位进位产生传输项对 悖。，p ，l b ，p ，) ( 其中g = 口6 ，p = a + b ) ，由定义： ( g ，p ，) o b ，p ，) = b ，+ 只g ，p ，p j ) ( 2 4 ) 则从第，位开始到第k 位( 纫) 的组产生传输项 b 。，p jk ) = k ，p 。) d q 。，p 。) d o k ，p ，) ( 2 5 ) 再由进位定义，c ，= g ，p ，) d ( c 一。) = g ，+ n 一一得 q = ，p ，) d ( c 。) = 眩，p j ) d b 。，p 。) d o ( g ，p 。) d b ) = 悖。，p 。) d ( c 。) ( 2 6 ) e m o d l 是菲倒相的动态逻辑，而产生连续和数位的对候，进位补码又是必需 的，虽然不能通过进位倒相获得补码，却可以通过超前进位伪补码算法构成与 m a n c h e s t e r 进位链对称的补码进位链。其定义和算法思想如下： 定义伪补码产生传输项营。= 珥瓦，a = 瓦+ e ，显然喜= 五，a = 蚕。对于相邻 两位进位伪补码产生传输项对。有悖，p ，) 0 悖，p ，) = 悖，+ h a ，j 6 。，) 。同样， 谤，扎) = ，众腓。反一。汐p 翰，岛) ( 七，力 ( 2 7 ) z = ( 寓，a ) 0 一，) = 悖，矗) d 值+ 矗一) d o ( 蟊，a ) d ( 瓦) = 皓，a ，) d 瓴) ( 2 8 ) 由( 2 5 ) ( 2 6 ) 及( 2 7 ) ( 2 8 ) 比较可见，伪补码进位链电路完全可以和m a n c h e s t e r 进位链电路通用，使进位链电路同时产生快速的进位原码与补码，令e m o d l 充 分利用低位进位同时产生几位撩邻和数位，既简化了进位电路结构。也提高了c l a 速度。 图2 4 的模块电路充分体现了e m o d l 的这一设计思想，3 个相邻的和数位通 过同一e m o d l 赋值树产生，大大节约了硬件资源。左边虚线框为原码进位链， 右边虚线框则为补码进位链。其中，用位异或z 来代替只和乒充当进位产生项的 目的是为了防止产生错误的放电路径。 第二章用多米诺逻辑实现高速怔功耗 l 。 ” i 、一一s ， r 饕f 兰# i 、? 毫哥 h 蕊型而悉、蔓堑s l t ，土蔫孓：，蠢：蕊 jt ，厂i r 摹孓_ 二k 一：惫：如“ 一三。至窿= = 奠f 一= ：i 三兰 臣兰：；：! ： 图2 _ 4e m o d l 树结构上产生连续的三个和数位 2 4h s p l c e 仿真结果及电路性能评估 2 4 1 多米诺逻辑延时比较 为了验证2 2 的结论，取三级串联的多米诺逻辑，分别选取不同的n - m o s 赋值树高度和不同的k 值，比较它们的延时。 图2 - 5 ( a ) 是不同赋值树高度下，单级或连级多米诺逻辑的上升沿延时特性。 从图中可以看到，虽然单一宽长比n - m o s 赋值树的放电时间不完全与树高成平 方关系，但是无论单级( k = - i ) 或者连级延时都随着增大而快速上升，而k = - 2 单级延时随着v 增大缓慢上升，说明按比例增大n m o s 宽长比的方法的确能够明 显的改善较大赋值树的延时特性，同时可以观察到，在满足逻辑要求的前提下， 把赋值树高度限制在6 以下对总体电路性能而言是有利的。 图2 - 5 ( b ) 是以参数k 为变量的延时曲线图，其中随着k 增大，上升沿延时减小， 预充电时间增加。在不急剧扩大电路面积的基础上，选取k = - i 2 1 3 ，能够得到一 个比较理想的速度与面积之间的平衡点。 图2 5 ( a ) 延时与科高度曲线图( b ) 延时与参数k 曲线图 蚰 埘 *；_g si；=i。：iqz i n n n m n 4 q 第二章用多米诺逻辑实现高速低功耗 2 4 2 乘法器电路性能仿真 如图2 - 6 所示，由于整个乘法器电路由四级多米诺逻辑组成，相邻两级交替预 充电和赋值；当本级预充电时，输出锁存器锁存上一次计算结果，作为后级赋值 阶段稳定输入，所以流水线等待时f 日q ( 1 a t e n c yt i m e ) 为2 倍的系统时钟周期。另外， 流水线的特点决定了乘法器输出的延时虽然表现为第四级c l a 电路的延时( 扫0 ， 但是因为前三级延时同样决定了乘法器所能采用的最高时钟频率，必须同时测量 它们的延时。 图2 - 6 流水线结构2 0 x 2 0 - b i t 乘法器时序 由于前三级与第四级2 6 - b i tc l a 电路结构不同，为了有效估计电路的速度， 必须对它们各自的关键路径分别计算延时( 表2 - i ) 。前三级具有相同的电路结构， 通过分析可以看到它们的关键路径包括赋值树高度各为6 - 6 5 的连级多米诺电路 ( 分别是多米诺b o o t h 编码器 6 ) ，4 ：2 c o m p r e s s o r 6 ，全加器f 5 ) ；而第四级2 6 b i t c l a 的关键路径则含5 5 5 的串级e m o d l 电路。 表2 - 1 两种关键路径的延时测算 t y p i c a lc a s e w 0 r s tc a s e ( t = - 2 5 ，d _ 1 8 v )( t = 8 5 c ，庐1 6 2 r i s et i m e p r e c h a r g e 砌s e t i m e p r e c h a r g e n s t i m e n si n st i m e n s t t2 4 9 0 8 6 62 9 60 9 2 4 f i r s t3s t a g e s s s4 2 31 5 15 2 71 7 6 t t 2 4 90 8 6 82 8 70 9 4 5 f o u r t hs t a g e s s4 1 51 5 25 1 31 7 7 第二章用多米诺逻辑实现高速低功耗 以上各延时均采用t s m c0 2 5 u r ns p t m 工艺模型用h s p i c e 工具仿真测得的。 并且在总体时钟频率f c l x = 1 0 0 m h z ( t y p i c a lc a s e ，t e m p = 2 5 * c ，d _ 1 - 8 v ) ，功能正 确的条件下仿真测得平均工作电流1 w = 1 3 3 m a ，对应功耗为p 闩3 9 4 m w 。 2 5 小结 本章从e m o d l 的特点出发，利用其新型的动态c m o s 逻辑实现了可用于d s p 等微处理器中的2 0 2 0 b i t 流水线乘法器。通过h s p i c e 仿真确认，它能以1 0 0 m o p s ( m i l l i o no p e r a t i o n sp e rs e c o n d ，流水线在每个时钟上升沿送出一个运算结 果，尼e f l 0 0 m h z ) 高速度进行连续乘法运算，并且仿真得功耗较低，为2 3 9 4 m w 昵z 矿1 0 0 m h z ，t y p i c a lc a s e ) 。由表2 2 的比较可以看出，与其他乘法器 2 1 ，2 - 8 相 比，本章设计的乘法器在速度与功耗上具有比较明显的优势。 表2 - 2 乘法器性能比较 i np a p e r1 2 - 1 】i np a p e r 【2 - 8 】i nt h i sc h a p t e r p r o c e s s0 s u mb i c m o s0 3 5 u r nc m o s0 2 5 u mc m o s m u l t i s i z e1 6 + 1 65 4 * 5 42 0 * 2 0 f r e q u e n c y7 4 m h z 3 3 v1 0 0 m h z 1 8 v d e l a yt i m e 1 0 4 n s3 3 6 n s + l a t e n c y lc l o c k2 c l o c k s 3 8 m w5 3 4 m w2 3 9 4 m w p o w e r 3 3 v , 1 0 m h z 3 3 v , 7 4 m h z 1 b y , 1 0 0 m h z t r a n s i s t o rc o u n t 5 1 8 08 6 ，0 0 0 +8 7 1 5 + 参考文献 2 - 1 】l a wcf ，r o 陆lss ，y e oks al o w p o w e r1 6 1 6 - bp a r a l l e lm u l t i p l i e r u t i l i z i n gp a s s - t r a n s i s t o rl o g i c i e e ej s o l i d - s t a t ec i r c u i t s 1 9 9 9 ；3 4 ( 1 0 ) ：1 3 9 5 1 3 9 9 2 - 2 o h k u b on ，s u z u k im ，s h i n b ot ，e ta 1 a4 4 n sc m o s5 4 5 4 - bm u l t i p l i e r u s i n gp a s s t r a n s i s t o rm u l t i p l e x e r i e e e j , s o l i d - s t a t ec i r c u i t s ，1 9 9 5 ；3 0 ( 3 ) ：2 5 1 2 5 7 【2 3 】m a c s o r l e yol h i 曲- s p e e da r i t h m e t i ci nb i n a r yc o m p u t e r s p r o c i r e 19 61 ； 4 9 ( 1 ) ：6 7 - 9 1 2 - 4 】w a n gz ，j u l l i e nga ，m i l l e rwc ，e ta 1 f a s ta d d e r su s i n ge n h a n c e d m u l t i p l e - o u t p u td o m i n ol o g i c 厄髓s o l i d - s t a t ec i r c u i t s ，1 9 9 7 ；3 2 ( 2 ) ：2 0 6 - 2 1 4 2 - 5 】h w a n gis ，f i s h e ral u l t r a f a s t c o m p a c t3 2 - b i t c m o sa d d e ri n j ! 三墨星墨鲞堂望塑墨堡查塑堡堡堑 m u l t i p l e 。o u t p u td o m i n ol o g i c i e e e js o l i d - s t a t ec i r c u i t s ，1 9 8 9 ；2 4 ( 4 ) ：3 5 8 。3 6 9 2 - 6 】c h a npk ，s c h l a gmdf a n a l y s i sa n dd e s i g no f c m o sm a n c h e s t e ra d ( 1 e r s 晰t h v a r i a b l ec a r r y - s k i p i e e et r a n s c o m p u t ，1 9 9 0 ；3 9 ( 8 ) ：9 8 3 9 9 2 2 7 】r a b a yjm d i g i t a li n t e g r a t e dc i r c u i t s ，ad e s i g np e r s p e c t i v e ，p r e n t i c e h a l l 19 9 6 c h 7 2 - 8 1k