（微电子学与固体电子学专业论文）多媒体解调芯片的扫描设计与物理实现.pdf

摘要 摘要 3 g 时代的到来和大容量多媒体移动存储设备的出现，使得多媒体无线网络传 输越来越热门，而这种趋势的最终形态正是多媒体移动视频接收终端。本文设计 的芯片正是多媒体移动视频接收终端系统中的多媒体信号解调芯片，也是整个系 统的核心部分。该芯片的算法部分以数字软核的形式被应用，设计中首先集成 了所需的模拟功能模块，加入了可测性设计电路，主要包括存储器内建自测试以 及各种工作模式的测试电路，然后进行全扫描可测性设计，最后完成逻辑与物理 综合。本次研发工作核心部分包括全扫描可测性设计和物理综合，其中，全扫描 可测性设计包括扫描链插入、测试覆盖率的提高以及r t l 代码与网表的改进；物 理综合又包括布局布线、时钟树综合、供电设计、功耗与压降分析以及版图验证。 本次研发工作历时半年，目前该芯片已经完成片后测试，并在进行了一次金属修 补后投片成功。本文将具体地从全扫描可测性设计、供电设计、时钟树综合、布 局布线以及物理验证等五个方面阐述基于m 核应用的数模结合芯片的逻辑与物 理综合的方法与技术改进。 关键词：数字后端可测性设计布局布线物理实现物理验证 a b s t r a c t 5 a b s t r a c t t h ec o m i n go ft h et h i r dg e n e r a t i o nc o m m u n i c a t i o nt e c h n o l o g i e s ，a n dt h e a p p e a r a n c eo fb i gm e m o r ym o b i l ed e v i c e s ，w i r e l e s sm u l t i m e d i at r a n s m i s s i o nb e c o m e s m o r ea n dm o r eu s u a l ，a n dt h ed e s 血a t i o no ft h ee v o l u t i o ni sm o b i l em u l t im e d i a r e c e i v e r t h ec h i po ft h i sd e s i g ni st h ev e r ym u l t i m e d i as i g n a ld e m o d u l a t i o nc h i po ft h e m o b i l em u l t i m e d i ar e c e i v e rs y s t e m ，w h i c hi sa l s oo n eo fc o r es h i p so ft h i ss y s t e m t h e a l g o r i t h r no ft h i ss y s t e mi sa p p l i e da sad i g i t a ls o f ti p i nt h ed e s i g n ，f i r s t l y , n e c e s s a r y a n a l o gm o d u l e ss h o u l db ei n t e g r a t e d ，a n dt h ed e s i g nf o r t e s ts h o u l db ea l s o i m p l e m e n t e d ，i n c l u d i n gm b i s t , t e s tm o d el o g i co fd i f f e r e n tw o r k i n gm o d e s s e c o n d l y , g i o b a ls c a ni n s e r t i o nn e e d st ob ed o n e f i n a l l y , l o g i ca n dp h y s i c a lb o t hn e e dt ob e i m p l e m e n t e d t h em o s ti m p o r t a n tj o b si n v o l v e di nt h i sp a p e ri n c l u d eg l o b a ls c a n d e s i g n a n dp h y s i c a l i m p l e m e n t a t i o n t h ef i r s tp a r ti n c l u d e ss c a ni n s e r t i o n ， d e v e l o p m e n to f t e s tc o v e r a g ea n di m p r o v e m e n to fr t lc o d e t h es e c o n dp a r ti n c l u d e s p l a c e m e n ta n dr o u t i n g ，d o c kt r e es y n t h e s i s ，p o w e rc o n c e p td e s i g na n di m p l e m e n t a t i o n ， p o w e rc o n s u m p t i o na n dv o l t a g ed r o pa n a l y s i sa n dl a y o u tv e r i f i c a t i o n t h e s ej o b sc o s t h a l fay e 盯，a n dn o wt h ec h i ph a sb e e nt e s t e do nb o a r da n ds u c c e s s f u l l yt a p e do u ta f t e r o n c em e t a lf i x t h i sp a p e rw i l ld e s c r i b et h em e t h o d o l o g ya n ds o m ei m p r o v e m e n t so f l o g i ca n dp h y s i c a li m p l e m e n t a t i o ni nd e t a i l 舶mf i v es i d e s ，w h i c ha r es c a nd e s i g n ， p o w e rd e s i g n ，c l o c kt r e es y n t h e s i s ，p l a c e m e n ta n dr o u t i n g ，a n dp h y s i c a lv e r i f i c a t i o n k e y w o r d ：d i g i t a lb a c k e n dd e s i g nf o rt e s t p l a c ea n dr o u t ep h y s i c a li m p l e m e n t a t i o n p h y s i c a lv e r i f i c a t i o n 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学分和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究王俸及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中傲了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名： 知停压，日期荔t 叩 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属蕊安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阕论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再撰写的文章一律署名单位为西安电子科技大学。 本人签名：急悸压、 翮獬：丧交莲 | 净乓= 二 l 。 一 日期黼1 习 匿期域刁 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学分和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名：日期 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再撰写的文章一律署名单位为西安电子科技大学。 本人签名： 导师签名： 日期 日期 第一章绪论 第一章绪论 本章将从课题背景入手，分析本课题领域内国内外的研究与开发现状，针对 各种开发过程中的工程方法学的改进需求提出本设计的研究意义与目的，为接下 来的所有章节中的工作确立研究目标和方向。 1 1 课题背景 当今的芯片设计行业正面临着几大挑战： 随着工艺的不断改进，c m o s ( c o m p l e m e n t m e t a lo x i d es i l l i e o n 互补型 金属氧化物半导体) 器件的沟道长度越来越窄； 随着手持电子设备的市场膨胀，使得芯片的面积越来越小，集成度要求 却越来越高，因此金属布线层需求越来越多，封装技术越来越复杂； 芯片应用领域越来越广泛，特别是汽车电子的新兴，使得芯片的可测性 设计越来越重要； 复用模块与i p ( i n t e l l e c t u a lp r o p e r t y ，知识产权) 核的集成越来越普遍， 芯片内部大量硬核、软核以及存储器的出现越来越频繁，使得布局布线 越来越复杂； 功耗要求越来越高； 噪声的降低与信号完整性的要求越来越高； 时钟频率越来越高，时钟域越来越复杂，芯片的时序收敛越来越困难。 实际上，除了这些理论上的困难，在具体的逻辑综合与物理综合过程中，对 于千万门级的设计，可测性设计的性能与物理实现的质量将几乎决定芯片的市场 竞争力，因此，本设计选择的研究课题为超大规模集成电路的可测性设计和物理 实现，以及相关的物理验证等。 1 2 国内外研究现状 众所周知，数模结合的超大规模芯片是未来芯片的主流发展方向，而r t l ( r e g i s t e rt r a n s f e rl e v e l ，寄存器传输级) 设计的复用以及数字和模拟d 核的集成 也将是这种主流芯片的主要设计方法之一。对于这种设计而言，设计师最关心的 复用或集成进来的i p 核是否给出了足够的信息，它们与自己的设计又能否完美结 合，最终这种集合又会不会完美地在硅上实现等问题。要想处理好这些问题，设 计师必须认清两个事实：第一，如今的芯片设计特别是数字芯片的中后端设计在 2 多媒体解调芯片的扫描设计与物理实现 设计流程中的每步几乎都有相应的e d a ( e l e c t r o n i cd e s i g na u t o m a t i o n ) 工具提 供帮助，随着e d a 王具的墨渐强大，设计师与嚣d a 工具之闻的关系变褥越来越紧 密，如何更好地理解e d a 的约束和行为，如何更加高效地应用甚至改进e d a 工具 的功能来帮助自己建立各种各样的模型并进行分析才是现在的数字芯片中后端设 计师的必备要素：第二，中后端设计往往是连接翦端与蜃端麴关键接墨，毖如设 计约束的书写、单元库的准备、设计规划等方面均需要前后端设计师合作完成。 l 。3 目的与意义 本设计实际上是数字芯片的中后端设计，包括可测性电路的设计与集成、逻 辑综合、布局布线、静态时序分析和版图验证，以及相关的一些仿真与验证，比 如测试覆盖率、等价性验证等。以具体的项篷势核心，围绕可测性设计与物理实 现中遇到的种种闯题逐一分析并进行深度研究，进而提国改进方案。 e l j 于本设计已经成功完成了投片，因此本文建立在此基础上的研究显得更加 有意义，希望通过本设计的研究能够为数字芯片的中后端设计师积累更多的经验， 并麸方法学上改进现有的设计思路。 1 4 本文的主要工作和论文结构 本章的主要工作是从集成电路设计行业的现状与前景分析开始，找出当今芯 片设计的瓶颈，再以具体的项目，围绕它进行各个方面的深度研究和方法学改进， 为本设计确立了研究原因、课题范围以及研究目的。 本次设计围绕解调芯片，详细描述了数字芯片中后端设计的两大重点任务： 全扫描可测性设计和物理实现，因此，本文的文章结构安排为：重点章节为第三 章和第六章，其中第二章为全文铺垫，第四章和第五章则是第六章的重簧准备工 作，两第七章则是为了检验第六章的结果。 第二章芯片概述与设计准备 第二章芯片概述与设计准备 本章主要概述本设计中开发的芯片的主要功能、结构和工艺要求，为整个设 计的进行做了理论上和操作平台方面的准备。 2 1 1 芯片的功能 2 1 芯片概述 本设计中的芯片是多媒体无线传输芯片组中的核心芯片之一，它的主要功能 是多媒体信号的解调。多媒体无线传输芯片组的架构如图2 1 。 图2 1 多媒体无线传输芯片组结构图 可以从图2 1 中看出，芯片组将射频信号通过射频调谐器电路接受过来，经 过解调芯片解调，再通过多媒体信号处理芯片分离出视频、音频等多媒体数据流， 并将各个多媒体文件交送不同处理器完成诸如音频、视频等内容的播放。因此， 本设计中完成的芯片正是图2 1 中的基带多媒体信号解调器，也是整个芯片组的 核心组成部分。它的主要工作包括：基带信号的解调，部分多重协议包的处理， 以及多重子祯数据的输出。 2 1 2 芯片的结构 本设计中的芯片为数模结合芯片，模拟电路部分包括p l l ( p h a s el o c kl 0 0 p ， 锁相环) 、a d c ( a n a l o gd i g i t a lc o n v e r t o r ，模数转换器) 、d a c ( d i g i t a la n a l o g c o n v e r t o r ，数模转换器) ，数字电路部分包括了e d t ( 扫描压缩单元) 、工作模式 选择单元以及芯片数字逻辑核心( 以下简称c o l 迮) 。c o r e 的重要组成部分为两 4 多媒体解调芯片的扫描设计与物理实现 块礤软核，这两块婵核将担任解调器算法的核心角色，在本文中由于商业保密 协议的相关规定，将不对其进行过多的描述。c o r e 的主要组成为各种控制单元 和解调电路。在控制单元电路中，主要包括六种控制单元：t c u ( t e s tc o n t r o lu n i t ， 测试控制单元) 、c g u ( c l o c kg e n e r a tu n i t ，时钟信号产生和分配单元) 、r g u ( r e s e t g e n e r a t eu n i t ，复缀信号产生和分配单元) 、p l l 、m c u ( m e m o r yc o n t r o lu n i t ， 存储器控制单元) 以及与外部逻辑的交互界面；在解调电路中，除了两块数字p 核以外，其它的基本数字模块包括：中央处理器( 8 0 5 1 ) 、1 2 c ( i n t e r - i n t e g e r a t e d c i r c u i t ，串行集成总线) 、s s c ( s y n c h r o n o u ss e r i a lc h a n n e l ，同步串行通道) 、s p i ( s e r i a lp e r i p h e r a l si n t e r f a c e , 审行外设接曰) 以及与外部设备诸如s d ( s e c u r e d i s t a lm e m o r y c a r d ) 卡的接口等等，芯片内部的层次结构如图2 2 ，其中阴影部 分即为两块数字m 核。 2 。l 。3 封装与工艺 图2 2 芯片内部层次结构图 本设计中的芯片采用0 1 3i lm 制造工艺，采用l f b g a 8 1 封装规格。l f b g a ( l o wp r o f i l ea n df i n e - p i t c hb a l lg r i da r r a y ，低截面球栅阵列封装) 是芯片级封装 的一种，它的设计形式是：2 层或4 层b t 材质基板，芯片和基板间以焊线连接， 塑料封装，锡球间距小于或等于1 0 r a m 等。由于同样采用布图技术，使l f b g a 实 第二章芯片概述与设计准备 现柔性化生产。l f b g a 能够在只使用一种塑封模具的情况下，通过对基板进行 矩阵排列的设计，封装出从6 m m 6 r a m 到2 3 m m 2 3 m m 各种外形尺寸的产品。 在应用中得益于较小的外形尺寸和截面面积，l f b g a 成为引脚数小于5 0 0 、便携 式、小型器件的理想解决方案。它广泛应用于通讯、便携式电脑、p d a ( p e r s o n a l d 珥t a la s s i s t a n t ，掌上电脑) 、无线领域中的存储、闪存、模拟器件、专用集成电 路以及r f ( r a d i of r e q u e n c y ，射频) 器件中。 本设计中的l f b g a 一8 1 是面积较小的一种封装，锡球排列为9 9 的方形阵 列，其剖面图如图2 3 ，该种封装由于锡球间隔较小，对于锡球的布图( b a l l m a p p i n g ) 有着较高的要求，如何将使得供电锡球远离信号锡球以及如何减少数字 与模拟信号锡球之间的串扰等问题具有一定的挑战性，第四章供电设计中将对此 类问题进行详细描述。 图2 3 芯片的封装方式一l f b g a 8 1 剖面图 2 2 芯片中的集成模块 2 2 1 数字i p 核与存储器 该芯片中共使用了两个纯数字逻辑i p 软核，它们分别完成解调的核心算法， 可以说它们才是芯片主功能模式的核心部分。这两块p 核总共包括两百万门的数 字逻辑，占全部芯片的大约4 0 ，事实上，它们的r t l 代码由客户提供，并进 行了初步的综合以检查代码的可综合性，在此基础上，这两块口核在一定程度上 进行了时序和面积的优化，但是最高时钟频率的确定以及混合阈值电压标准单元 的使用都将在本设计中完成。 6 多媒体解调芯片的扫描设计与物理实现 除了两块主功能数字p 软核，该芯片中还包括了1 8 6 个数字存储器，虽然 他们并不是口核，但对于设计来说也属于黑盒( b l a c kb o x ) ，设计中只能看到端 口的时序要求和最终的版图，不能对它们做任何的优化。这些存储器主要包括了 6 个s p r a m ( s i n g l ep o r tr a n d o ma c c e s sm e m o r y , 单端口静态存储器) 、1 5 1 个 d p r a m ( d u a lp r a m ，双端口静态存储器) ，以及4 个r o m ( r e a do n l y m e m o r y , 只读存储器) ，还包括1 5 个h d f r s p r a m ( h i g hd e n s i t yf a u l tr e p a i rs p r a m ) 以及1 0 个用来替换存储器坏区的激光熔断器( 1 a s e rf u s e ) ，这些熔断器占据了芯 片面积的5 0 左右，全部存储器数据如表2 1 。 表2 1 芯片中的存储器统计信息 缘储器“琴鼍谬。所属库名称”：z ：，j 荔_ ”： 单个面积( u 水) 7数基”总面稍7 o7 舒尹：| 驾 d p r a m _ 12 8 x 2 6 d p m m _ l i b 5 119 3 5 0 0 0 0 0210 2 3 8 7 0 0 0 0 0 0 d p r a m _ 2 5 6 x 7d p r a m _ l i b 2 8 7 8 5 0 9 9 6 0 91 4 44 14 5 0 5 4 3 4 3 7 5 0 d p r a m _ 2 5 6 x 8d p r a m _ l i b 3 0 5 5 4 9 0 0 3 9 113 0 5 5 4 9 0 0 3 9 1 d p r a m _ 2 3 0 4 x 2 4d p r am _ i b 3 7 3 7 1 5 0 0 0 0 0 0 13 7 3 7 1 5 0 0 0 0 0 0 d p r a m _ 4 0 9 6 x 3 2d p r a m _ l i b 8 2 2 2 7 1 0 0 0 0 0 0216 4 4 5 4 2 0 0 0 0 0 0 d p m m _ 8 1 9 2 x 6 d p r a m _ l i b 3 3 0 9 4 5 0 0 0 0 0 013 3 0 9 4 5 0 0 0 0 0 0 r 12 0 _ s f u b 4 f u s e b o x l i b _ r e g - 1v 2 _ m 4 m q m g l b 4 9 4 4 3 5 9 8 6 314 9 4 4 3 5 9 8 6 3 r 12 0 _ s f u b l2 f u s e b o x l i b _ r e g - 1 v 2 _ m 4 m q m g l b 8 7 0 3 0 19 5 3 118 7 0 3 0 19 5 3 1 r 12 0 _ s f u b 2 8 f u s e b o x l i b _ r e g 1v 2 _ m 4 m q m g l b 16 2 2 0 2 9 9 8 0 5 4 6 4 8 8 1 1 9 9 2 1 9 r 12 0 _ s f u b 3 0 f u s e b o x l i b _ r e g 1v 2 m 4 m q m g l b 17 1 6 0 0 0 0 0 0 046 8 6 4 0 0 0 0 0 0 0 r o m 16 k x l4 t o mi i b2 5 8 0 6 9 2 6 5 6 2 512 5 8 0 6 9 2 6 5 6 2 5 r o m _ 2 5 6 x 8 m mi i b2 6 2 0 3 6 8 16 4 1 1 2 6 2 0 3 6 8 16 4 1 r o m 10 2 4 x 2 4 r o mi i b6 2 2 6 5 2 5 0 0 0 016 2 2 6 5 2 5 0 0 0 0 r o m _ 2 3 0 4 x 2 6 r o mi i b1 0 1 2 4 9 0 1 5 6 2 511 0 1 2 4 9 0 1 5 6 2 5 s p r a m _ 16 k x 8r a m h d f r _ l i b 3 8 3 7 7 5 0 0 0 0 0 01 03 8 3 7 7 5 0 0 0 0 0 0 0 s p r a m _ 2 5 6 x 2 0s p r a m _ l i b 3 3 7 3 8 8 0 0 7 8 113 3 7 3 8 8 0 0 7 8 1 s p r a i n4 0 0 x 2 6 s p r a m - 1 b 5 2 6 4 0 3 0 0 7 8 1210 5 2 8 0 6 0 15 6 2 s p r a m _ 1 0 2 4 x 2 4 s p r a m - i b 9 3 214 3 9 8 4 3 819 3 2 1 4 3 9 8 4 3 8 s p r a m _ 2 0 4 8 x 2 6s p r a m _ l i b 16 9 9 17 0 0 0 0 0 023 3 9 8 3 4 0 0 0 0 0 0 s p r a m _ 6 14 4 x 4 8r a m h d f r _ l i b 7 9 2 2 0 8 0 0 0 0 0 0 3 2 3 7 6 6 2 4 0 0 0 0 0 0 s p r a m _ 6 2 0 8 x 2 6 r a m h d f rl i b4 5 3 2 2 1 0 0 0 0 0 0 1 4 5 3 2 2 1 0 0 0 0 0 0 s p r a m _ 9 2 8 0 x 2 6 m m h d f r _ l i b 6 5 9 6 1 6 0 0 0 0 0 016 5 9 6 16 0 0 0 0 0 0 2 2 2 模拟i p 核 本设计芯片中，共使用了3 块模拟电路，分别为a d c 、d a c 、p l l 。其中 a d c 为包括了e s d ( e l e c t r o n i cs t a t i cd i s c h a r g e ，静电放电) 保护电路的全定制模 拟硬核，面积为9 6 9 0 0 0 i im 2 ，工作电压为1 2 v ；d a c 面积为9 3 0 0 0 um z ，工作电 压为3 3 v ；p l l 面积为1 2 8 1 5 2 pm 2 ，工作电压为1 2 v 。这三块d 核均为硬核， 第二章芯片概述与设计准备 7 因此不能进行任何设计优化与修改，并且在布局布线时需要特殊考虑它们。 2 3 设计策略与设计环境 对于数字中后端设计而言，设计策略通常指的是时序优化和功耗优化的策 略，本设计中采用的主要策略如图2 4 ，对于r t l 代码而言，对i p 核供应者提出 多时钟域和模块门控时钟的设计要求，本设计综合时对已有的模块门控时钟进行 优化并增加r t l 级门控时钟，并采用多阈值电压设计( m i x ) 。具体地说，本 设计在预综合和早期综合时采用高阈值电压器件实现逻辑的例化( m a p p i n gf o r i n s t a n c e s ) ，逻辑综合时采用混合阈值电压满足静态时序要求，在物理综合( 布局 布线) 时采用多供电区域、供电切换等方法实现功耗的优化。 i c 设计( r t l 编码) 静态功耗动态功耗 i c 实现( r t l 至s i l i c o n ) 图2 4 本设计采用的时序与功耗优化的设计策略 决定了设计策略之后，接下来就要决定环境参数，仿真环境参数p v t ( p r o c e s s v o l t a g et e m p e r a t u r e ，进程电压温度) 的设置对于芯片的物理设计起到决定性的 作用，因为这些参数的设置将直接影响e d a 工具对库信息的筛选和寄生参数的 计算。本设计中，将仿真进程设为慢速；数字逻辑标准单元工作电压设置为1 2 v ， f o 传输工作电压设置为3 3 v ；最低环境温度设置为2 0 摄氏度，最高环境温度设 置为8 5 摄氏度。 芯片中后端设计中的设计环境除了包括环境参数等工艺仿真库的准备，还有 一项重要的准备，就是硬件平台和软件工具。本设计的硬件工作平台为移动电话， 多媒体解调芯片的扫描设计与物理实现 操作系统平台为u n i x 。使用到的e d a 软佟包括：s y n o p s y s 公司的逻辑综合工具 d e s i g nc o m p i l e r 、可测性设计工具p o w e rc o m p i l e 及静态时序分析工具p r i m e t i m e ：m a g m a 公司的a p r ( a u t op l a c ea n dr o u t e ，自动布局布线) 工具b l a s tf u s i o n 及其功耗与压降分析工具b l a s tr a i l ：m e n t o rg r a p h i c s 公司的版图验证工具 c a l i b r e 。使焉的主要脚本语言包括c s h e l l 、t e l 、p c r l 等。 2 4 小结 本章的主要工作是分析了本设计中开发芯片的主要功能、结构和工艺要求， 充分理解了芯片中各模块的逻辑关系和层次关系，为中后端设计建立了理论基础。 在该阶段中，本文搭建了项目的软件工具整合平台，建立了合理的目录管理结构， 力将来的芯片设计和物理实现做好了准备。同时，本章对芯片的设计流程做了完 整的规划，包括设计时间的安排、设计策略的选择以及设计环境的参数设置。 第三章全扫描可测性设计 9 第三章全扫描可测性设计 本章主要描述可测性设计中只能在后端中实现的部分，即全扫描可测性设 计。它是本文的两大重点之一，也是数字后端中唯一的逻辑设计工作，它对于主 功能模式来说是冗余的，但是在可测性设计中却十分重要。 3 1 全扫描可测性设计的必要性 集成电路器件的制造面临着许多测试问题。现实情况表明，集成电路器件的 发展趋势是更高的密度、更多的引脚、更大的晶圆尺寸、更小的特征尺寸、更细 的导线、更高的频率，这就使得集成电路对污染、工艺更加敏感，与此同时，也 包含了出现物理故障的更高概率( 由于更多的门与门之间的互连) 。“更高的频率、 “更多的管脚数和“更高的复杂性 使得测试平台的价格不断提升，出现了“测 试代价危机( c r i s i si nt e s tc o s t ) 刀。在某些市场，由于测试而带来的消费是硅片和 封装价格总和的2 4 倍。面对这样的问题，最好的解决方案就是提供某种测试访 问机制，该机制能够提高电路内部节点的可控性和可观察性，从而缩短测试时间、 减小测试数据量、降低测试平台复杂性。扫描测试可以有效的解决这个问题。 扫描测试是在设计的时候用可扫描寄存器替换原来的标准寄存器，从而增加 电路中的可控制点和可观察点，相当于增加了许多虚拟探头。它的不足之处在于 它会对原来电路的性能发生一定程度的影响，也会增加布局布线的复杂性和芯片 的面积【1 1 。 如何降低上述的种种影响，并实现最高的测试覆盖率是本文设计的一个重要 任务，它需要对芯片的逻辑机构的组成有充分的了解，对时钟结构以及复位信号 结构都需要有足够的了解，本文设计时也参与了c g u 和r g u 的r t l 设计，以 达到最优化的扫描测试设计。 3 2 芯片的工作模式 虽然本文设计只进行了芯片的全扫描可测性设计，但是实际上芯片内共有1 1 个工作模式，其中一个为主功能工作模式，其余1 0 个为测试模式。这1 0 个测试 模式又被分为4 个f o 端口测试模式、扫描测试模式( s c a nm o d e ) 、存储器内 建自测试模式( m b i s tm o d e ，m e m o r yb u l i t - i ns e l f t e s tm o d e ) 、p l l 旁路测试 模式和3 个模拟模块( p l l 、a d c 、d a c ) 的测试模式。由于多工作模式的设计， l o 多媒体解调芯片的扫描设计与物理实现 使得原本单纯的全扫描可测性设计变得复杂起来，如何让这些工作模式尽可能地 共享电路结构以减少芯片的面积和功耗，又如何让这种共享不会带来不同工作模 式之间的干扰和其它不好的影响，这都是需要仔细考虑的。 酋先需要考虑的是这些工作模式是如何进行分配和选择的。芯片内的l o 个 测试模式连同主功能工作模式都需要通过7 个数据端曩( 黝国) 的选择来进入。 具体各个工作模式的实现条件如表3 1 ： 表3 1 芯片l1 种工作模式的说明与实现条件 獭式萼。t m o d er e s 王耍0 s c 测试模式控制输入端口 “嘲缈模式名称鞘黟譬“鼍 蒸。，瓣_ 掰，。 ；缸。一? t s 3零s 2t s l善s e ，一一 ，_i r n i ，- 1 n 、w 。： ooxaxxxx 征常主功能模式 l0 11booo0 直流电压测试模式1 20 llbooo l i o 直流电压测试模式2 3 0 l lbo0l0 i o 漏电流测试模式 4o llbllll p a d 上拉1 ：拙测试模式 50 llbo10o 扫描测试模式 60 1 lbo1ol 存储器内建自测试模式 7o llbo王ll a d c 翼l 试模式 80 llblooo p l l 旁路测试模式 90 l1b l0 o lp l l 测试模式 l o0 11b l0lo d a c 测试模式 从表3 1 中可以看出，t m o d e 作为主功能模式与测试模式切换的重要信号 将直接影响其它端阳的信号定义。其中，r e s e t 信号在测试模式中始终处于高电 平：而o s c ，也就是晶体振荡器( o s c i l l a t o r ) 的输入情况，被分为a 、b 两 种，a 表示振荡器p a d 被激活，功能时钟被磨动，电路工作在正常主功能模式， b 则表示振荡器p a d 被旁路，功能时钟被关闭，测试时钟被开庭，电路工作在测 试模式下。 芯片测试模式的选择将由一个叫做p a d ，m u x 的电路来完成，该电路由一个 毒佼的多路选择器t s 3 ：0 来实现，铁表3 1 中也可以看出，要让芯片工作在扫描 测试模式下，t s 3 ：0 必须为4 b 0 1 0 0 。这个测试模式的选择电路将芯片中的c o r e 分离出去，这使得全部的时钟和数据信号端阴可以被复用，这样的实现方法从理 论上解决了多工作模式的共享性，但同时也带来了很多模式之闻发生冲突的隐患。 3 3 扫描链的插入 3 。3 。1 基于e d t 的扫描链结构设计 前- - d 节中说到，芯片要工作在扫描测试模式下，必须将测试模式选择器 第三章全扫描可测性设计 t s 3 ：0 设量为4 b 0 1 0 0 ，但是实际上在插入扫接链的时候并不需要对端露进行赋 值，因为内建扫描链的芯片中的c o r e 并不直接与i o 相连，而是逶过e d t ( e m b e d d e dd e t e r m i n i s t i ct e s t ) 将a t p g ( a u t o m a t i c a l l yt e s tp a t t e r ng e n e r a t i o n ) 产生的p a t t e r n 经过压缩和解压缩的方式与外部i o 端口交换数据叨。其体电路结 构如强3 1 。 图3 1e d t 扫描压缩电路结构示意图 从图3 1 中可以看出，e d t 压缩扫描通路允许被扫描电路中的所有扫描链并 行工作，通过解压电路中的异或树( x o rt r e e ) 结构【3 】【4 】，将p a 技c r n 解析出来供 应给所有的扫描链，经过计算螽，再通过压缩电路中的异或树结构加密，送出芯 片，其中，e d t m a s k 是一个标志位，有时候为了定位错误发生的地点，使用扫 描链与p a t t e r n 一一对应的方法进行扫描，此时e d tm a s k 将告诉输出频道正在 运行的p a t t e r n 是瘸于哪一条扫摇链t 约1 1 4 。由上述可知，通过e d t 的压缩，可以明 显地减少扫描链通道的数目和芯片的端口，降低了端口e s d 保护电路的面积，改 善了供电端口的布局空间和布局稳定性，减少了i o 端口的串扰影响，最重要的 是：利用少量的端豳却允许芯砖内部设置足够多的扫接链，使其在芯片内部可以 并行测试每条扫描链，十分有效地压缩了测试p a t t e r n 的大小，并提高了测试的速 度，也就提高了芯片的生产效率。本设计中设计有独立的e d t ，该e d t 电路由 m e n t o rg r a p h i c s 公司提供专利使用p 】，在扫摇链的插入过程中，需要始终拒绝扫 播链进入e d t 电路，事实上，在设计中e d t 电路被放置在了c o r e 的辨部，这 样一来，扫描链的插入将仅仅针对c o r e 进行。 从图3 1 中还可以看到e d t 旁路设计，带箭头的虚线标出了e d t 旁路模式 下p a t t e r n 的传输路径，p a t t e r n 直接进入压缩旁路中之后，逶过某条扫摧链传输后， 连接圈旁路电路中，再传输至下条扫描链，如此反复，将所有扫描链在旁路电 路中被串在一起，每串完一个频道内所有的扫描链便直接输出至旁路输出电路， 输出芯片。e d t 旁路设计是给设计师对首次投片的芯片进行错误分析使用的一种 1 2 多媒体解调芯片的扫描设计与物理实现 电路模式，这种模式下，几百条扫描链可以绕过e d t 压缩电路，直接与芯片f o 端口连接，连接方式为简单的串联，p a t t e r n 也不会经过复杂的算法进行压缩这种 情况下，设计师可以定位错误发生的具体位鼹，具体到某条扫描链的某个触发器。 当然，最后的生产中并不会采用e d t 旁路的这种方式运行测试p a t t e r n 。 麴3 2 显示了c o r e 内部各个时钟和使能信号在工作时煞状态，豢 s c a nm o d e 信号为高电平时，芯片进入扫描模式，此时当s c a ne n 信号为高 电平时，p a t t e r n 将从e d t 中发出，在若干个时钟周期( 具体时钟周期数由扫描链 的长度决定 后全郏抵达c o r e 内部的每一个寄存器，下一个周期s c a ne n 信 号变为低电平，所有寄存器将执行数据的捕捉，这里的数据均为功能模式中前一 级寄存器经过组合逻辑运算得出的结果，紧接着，s c a ne n 立即变为高电平， 将捕捉到的数据传输出来，与此同时，将新的组p a t t e r n 装载入c o r e 内开始下 一缀p a t t e r n 的工像。而e d t 电路总是在一组p a t t e r n 被捕提出数据结果后开始装 载新的p a t t e r n ，这样循环规律地操作，使得每( n + 2 ) 个时钟周期可以完成一组 复杂p a t t e r n 的计算与捕捉，其中n 为扫描链的条数。 s t a r to n a b l o $ c 2 1 1 r lc l o c k e d tu p d a t e e o tc l o c k i r o nt m l m a黼叠l 瓣la 印啪i r m at a 嘲a m l蜮 ll 厂1广1广1 门一 l 厂1广1广1nn 一 图3 2e d t 模式下扫描信号时序状态图 在具体实现时，e d t 采用撙核集成的方式放入芯片中，并在逻辑综合后完 成了与c o r e 以及i o 端目的连接模式控翎端口为s c a nt e s te n ，使能信号端西力 s c a ne n a b l e ，复位信号端口为r e s e tn ，扫描时钟端口为m b i s ts c a ne l ki ，周期为 l o o n s 。 、 扫描链插入过程将忽略如下的三部分逻辑：8 0 5 1 杰部j t a g 逻辑，原因是 j t a g 逻辑本身就属于测试逻辑，在主功能模式下并不被使用，扫描链的插入将 破坏原有的测试逻辑；反向时钟触发的寄存器，原因是反响时钟触发寄存器在时 序上为半周期检查，很容易出现时序不满足蕊导致整条扫撼链的数据撼捉失败； p 乩时钟信号保护寄存器，原因是该寄存器的特殊作用决定了它不允许在设计中 被任何其它逻辑所替代或者优化。 第三章全扫描可测性设计 3 。3 。2 旁路设计与网表改进 所谓旁路设计，就是指多工作模式在一些特殊逻辑结构处信号不能被共享时 利用多路选择器对逻辑进行旁路的一种设计思想。由于对于使用该芯片的用户而 言，扫描测试电路完全是冗余的，因此如何最大限度的复耀主功能模式中的端霞 和逻辑是全扫描可测性设计的重点内容。本设计中，针对客户提供的i p 核基础上， 一共加入了3 4 个旁路设计，包括1 个对t c u 模块s c a ne n a b l e 信号的旁路设计， 1 9 个对t g u 模块m b i s t 信号的旁路设计和1 4 个门控时钟的旁路设计。旁路 设计的典型逻辑结构如d 图e b 3 u 3 9 。 图3 3 旁路逻辑的经典电路 旁路设计的中心思想是每一个试图插入扫描链的寄存器的时钟信号和复位 信号在扫描模式下都应当直接连接至顶层的时钟信号和复位信号，因此被旁路的 逻辑自然是产生时钟信号和复位信号的复杂组合逻辑，除此之外，比较常见的问 题有两类：一是 l 控时钟，对予设计中未直接例纯的门控时钟逻辑，在健焉e d a 工具进行综合时往往是被封装在个门控时钟逻辑模块内，一个这样的模块对应 一个门控时钟，而这种封装使得原本库单元的t e 信号的扫描使能属性丢失，因 此需要手动提供有效的扫描使能属性使得这些封装后的门控时钟的t e 端目能够 顺利连接在顶层的s c a ne n 信号上；二是对于总线结构的传输线需要注意的是 当总线中只有某一位被使用的时候，总线的输出在逻辑上变成了多驱动信号( 线 与) ，虽然在功能仿真时完全可以通过，但是融于插入扫撼链时，插入顺序是由每 条扫描链的尾部歼始，因此线与的状态必然会阻止扫描链的捶入，处理方法通常 是旁路设计【引。 旁落设计并不是网表改进的唯一方法，在使用e d a 工具进行逻辑综合的时 候，很多理论上应该被综合为多路选择器魄逻辑，即使加了某些强制懿译约束， 但是由于时序或者功耗的优化依然有可能使用其它组合逻辑来替代，这时，复杂 的组合逻辑往往会导致时钟信号和复位信号的阻隔，因此，对某些逻辑在r t l 设 1 4 多媒体解调芯片的扫描设计与物理实现 计中例化并在逻辑综合时保护起来的策略是解决此类问题的好方法。 本设计的逻辑综合策略为这些旁路设计做了准备，采用叁顶向下与囱底向上 相结合的方法，首先对于顶层设计进行逻辑综合以及整体的时序优化，已达到优 化的最佳效果，扫描链插入时，将各模块分离，并行插入扫描链，并进行a t p g 实验，计算模块级测试覆盖率，并调整旁路设计以寻找提高测试覆盖