（电子科学与技术专业论文）时钟偏斜补偿及相位优化技术研究.pdf

国防科学技术大学研究生院学位论文 图目录 图1 1 时钟偏斜示意图 图1 2 正负时钟偏斜 图1 3a i p h a 处理器时钟偏斜空间分布情况一 图1 4 温度对时钟偏斜的影响 图1 5 部分高性能微处理器时钟偏斜统计 图i 6h 船e 结构实例 图1 7a 1 p h a 处理器的层次化时钟网络 图1 8 公共时钟同步原理图 图1 9 源同步技术原理图 图1 1 0d d r 3s d i u 。m 的1 0 时钟系统 图1 1 1 安腾2 处理器的时钟系统 图1 1 2 采用d l l 技术的补偿电路 图1 1 3 改进的d l l 补偿技术 图1 1 4s m d 基本结构 图1 1 5 改进的s m d 补偿技术 图1 1 6 混合模式补偿电路 图1 1 7 混合模式时钟偏斜补偿 图1 1 8d d r 3s d r a m 的控制数据信号 图1 1 9 倍频法实现双沿采样数据一 图1 2 0d d r 3s d r a m 的时钟移相器 图1 2 1 数字d l l 时钟移相器 图1 2 2 时钟占空比畸变波形 图1 2 3p l l 技术和互补相位合成技术实现占空比调节 图1 2 4s m d 技术实现占空比调节 图1 2 5s m d 结构时钟移相器 图2 1 时钟补偿电路时序关系图 图2 2 时钟补偿电路整体结构 图2 3 测量延迟线的逻辑结构 图2 4 可变延迟线的逻辑结构 图2 5d l l 补偿模块的逻辑结构 图2 6 鉴相器电路逻辑 图2 7 鉴相器时序关系图 1 ，：i 4 4 1 1 11 1 2 1 2 1 3 1 3 1 4 1 6 1 6 1 6 1 7 1 7 1 8 1 8 5 6 6 7 8 8 9 o 0 l 国防科学技术大学研究生院学位论文 图2 8 数控延迟单元电路 图2 9 粗延迟单元计算模型 图2 1 0 与非门电路参数及模拟波形 图2 1 1 精延迟单元电路 图2 1 2 复位电路 图2 1 3 复位电路计算模型 图2 1 4 复位电路详细电路参数 图2 1 5 鉴相器电路 图2 1 6 d 触发器电路图 图2 1 7 输入信号时钟树 图2 1 8 测量延迟线的时钟树 图2 1 9 整体电路图 图2 2 0 版图布局规划 图2 2 1 粗延迟单元版图 图2 2 2 精延迟单元版图。 图2 2 3 带延时补偿的d 触发器版图 图2 2 4 鉴相器版图一 图2 2 5 时钟补偿电路整体版图 图2 2 6 版图s p i c e 模拟结果 图2 2 7 不采用偏斜补偿的时钟输出波形一 图2 2 8 测试原理 图2 2 9 测试芯片引脚连接关系 图2 3 0 测试p c b 一 图2 31 改进的操作时序图一 图2 3 2 改进后的时钟补偿电路一 图2 3 3 原设计的d 触发器 图2 3 4 动态化d 触发器 图2 3 5t s p c 触发器 图2 3 6 一体化延迟采样单元 图2 3 7 延迟采样测试波形 图2 3 8 改进的可变延迟线 图3 1s m d 结构时钟移相器 图3 2 时钟移相器总体结构 图3 3 时钟周期测量电路 图3 4 改进的时钟周期测量电路 图3 5 直接插入式可变延迟线 挎垮加加孔扒丝旌丝拐m m m笛筋”始拍打船船凹如如孔孔驼勉驺弘弭弱” 国防科学技术大学研究生院学位论文 第一章绪论 1 1 课题背景 从上世纪九十年代中期至今，半导体工艺技术飞速进步半导体器件的工艺特征尺寸 从0 3 5 m 一直降低到0 1 3 z m 甚至6 5 n m 。元器件特征尺寸的减小使以高性能微处理器 为代表的数字集成电路有了今非昔比的变化：1 9 9 4 年推出的集成3 ，3 0 0 ，0 0 0 只晶体管的 p e n t i u m 仅达1 0 0 m h z ；而2 0 0 4 年推出的包含了1 7 8 ，0 0 0 ，0 0 0 只晶体管的p e n t i u m 4 e x t r e m e e d i t i o n 频率高达3 6 g h z ：2 0 0 5 年推出的m o n t e c i t o 核心的i t a n i u m 2 更是集成了1 7 亿只晶 体管，频率达到了1 7 g h z 。 不论工艺如何进步，集成度如何提高，主流的数字集成电路仍然是同步数字系统，时 钟信号仍是系统内数据流动的时域参考【i 】。绝大部分同步数字系统都由串联的寄存器以及 夹在两级寄存器之间的组合逻辑构成，如图1 1 ( a ) 所示。在理想条件下，寄存器f 1 一f 5 的 时钟具有相同的周期，并且完全相同的时刻翻转，那么这一时序电路要求的最小时钟周期 约束为： t t 。1 月。+ t l 。g m 。+ t 。 ( 1 1 ) 其中，如咄。代表寄存器最大传播延时，t t o 岍e , m a x 代表组合逻辑最大延时，“代表寄存器 的建立时间。与此同时，各级寄存器的维持时间必须小于级间组合逻辑的最小传播延时： t h 。“0 (h)60 图1 2 正负时钟偏斜 当今主流微处理器的时钟频率都已经达到了ghz范围，如何在集成电路内部产生和分 布精确的时钟信号已经成为当今集成电路发展的主要挑战之一141156。在主流的018znt和 o13f工艺下，虽然电路工作延迟不断降低，但电路间互连线延迟却日益突出，018埘工艺下线延迟已经占全电路延迟的4 0 以上，而且这个比例随工艺提高，芯片面积的增大 还将继续增大 6 】。时钟分布网络是全芯片内走线距离最长的网络，处于芯片内不同位置的 时钟信号输入点必然由于和时钟源的传输距离不同而造成信号的不同步，即我们前面提的 时钟偏斜，图1 3 为1 2 0 h za 1 p h a 处理器内部时钟偏斜的空间分布情况1 7j 。 图1 3a l p h a 处理器时钟偏斜空间分布情况 影响时钟偏斜程度的因素除了传输距离外，还包括工艺、电压、温度和负载( p v t l ) 【8 1 【9 1 【6 1 第2 贞 国防科学技术大学研究生院学位 仑文 i o 时钟系统也经历了由简单到复杂的发展过程。早期低速i o 系统，如i s a 总线，采 用公共时钟同步，即在数据的传输过程中，总线上的驱动端和接收端共享同一个时钟源， 在同一个时钟缓冲器( c l o c kb u f f e r ) 发出同相时钟的作用下完成数据的发送和接收。 图1 8 为个典型的公共时钟控制下的同步数据收发工作示意图： 图i 8 公共时钟同步原理图 图1 8 中，晶振c r y s t a l 产生输出信号c l ki n 到达时钟分配器c l o c kb u f f e r ，经分配 缓冲后发出两路同相时钟，一路是c l k b ，用于d r i v e r 的数据输出：另一路是c l k a ， 用于采样锁存由d r i v e r 发往r e c e i v e r 的数据。时钟c l k b 经嘞c l k b 后到达d r i v e r ， d r i v e r 内部数据由c l k b 锁存经过t c o 删列后出现在d r i v e r 的输出端口上，输出的数 据再经过d a t a 到达r e c e i v e r 的输入端口；在r e c e i v e r 的输入端口上，利用c l o c k b u f f e r 产生的另一个时钟c l k a ( 经过的延时就是c l k a 时钟传输时间，即7 hc l r “) 采样锁 存这批来自d r i v e r 的数据，从而完成一个时钟周期的数据传送过程。 在公共时钟同步环境中，数据的发送和接收必须在一个时钟周期内完成。同步器件的 延时和p c b 走线的延时限制了公共时钟总线的最高理论工作频率，因此公共时钟同步一般 用于低于1 0 0 m h z 的传输速率，高于这个速率的传输，一般采用源同步技术。 源同步是指时钟选通信号c l k 由驱动芯片伴随发送数据一起发送，它并不象公共时 钟同步那样采用独立的时钟源。在源同步数据收发中，数据首先发向接收端，一段时间后， 选通时钟再发向接收端用于采样锁存这批数据，如图1 9 所示： 一一 图1 9 源同步技术原理图 源同步方式工作在相对的时钟系统下，数据和时钟信号并行传输，传输速率主要由数据和 时钟信号间的时差决定，这样可以使系统达到更高的传输速率【1 5 】。在源同步的基础上出现 第5 贞 国防科学技术大学研究生院学位论文 的设计与优化、时钟分布网络的设计与优化技术、时钟移相器和时钟占空比调节电路的设 计技术等相关研究内容。 下面介绍与本文研究直接相关的时钟偏斜补偿电路( c l o c kd e s k e w ) 的设计与优化、时 钟移相器和时钟占空比调节电路的设计技术等方面的主要研究内容和主要方法、技术。 1 2 时钟偏斜补偿电路设计与优化技术 主动时钟偏斜补偿电路是高性能复合时钟分布网络的核心，在此设计领域，美国和韩 国处于领先地位。 美国作为全球集成电路设计的领先者，其设计的各种类型的微处理器占据着绝大部分 市场份额。在高性能通用微处理器领域，以i n t e l 、a m d 、i b m 为代表的处理器生产商的 产品无论频率还是集成度上都处于领先水平，特别是i n t e l 公司的p e a t i u m 系列处理器不断 刷新微处理器的主频记录。面对越来越严重的时钟分布问题，美国的研究机构研究了大量 的解决方案，并成功应用到了当今主流高频微处理器当中。这些解决方案基本上都是基于 传统的p l l 衍生出的延时锁相环( d l l ) 技术。图1 1 2 为采用d l l 技术的时钟偏斜补偿电 路的基本结构： 图1 1 2 采用d l l 技术的补偿电路 图1 1 2 中，基于d l l 的时钟偏斜补偿电路与p l l 非常类似，也包括鉴相器，相位比 较器，环路滤波器，唯一的区别是d l l 用延迟线( d e l a yl i n e ) 代替了p l l 的v c o 来产生输 出时钟信号。d l l 基本补偿原理是通过改变延迟线中的负载，使反馈时钟信号的相位锁定 参考输入时钟信号的相位，基本操作过程如下： 参考时钟没有时钟分布负载，偏斜较小，作为基准信号； 反馈时钟引自时钟分布负载很重的时钟分布网络，未补偿前偏斜较大； 将两个时钟信号输入时钟补偿电路的相位比较器( p c ) ，并将比较输入结果输入补偿 电路的控制电路； 控制电路改变可变延迟线中的延时负载，以达到调节输出时钟信号相位的目的； 补偿输入信号经过放大驱动，送入时钟分布网络； 反复调节可变延迟线的输出信号相位，最终当源自时钟分布网络的反馈时钟信号和 参考时钟信号同步时，补偿锁定完成。 对d l l 类补偿电路的改进主要有：将模拟方式的环路滤波器改进为数字方式的移位寄 存器，如图i 1 3 ( a ) t8 】所示；改进控制算法，由不加权的移位寄存器模式转为加权的计数器 第7 贝 国防科学技术大学研究生院学位沧文 模式，如图1 1 3 ( b ) t 8 1 所示，但它们的基本原理并没有改变。 彻 图1 t 3 改进的d l l 补偿技术 韩国的存储芯片生产和研发能力处于世界领先水平，数据传输率达1 5 g b p s 的g d d r 3 存 储芯片就出自三星电子i i “，所以在多存储芯片的高速时钟同步问题上，韩国研究机构9 0 年代末就提出了多种实用的时钟偏斜补偿方案。他们的设计方案不同于美国，采用了先补 偿后进行时钟分布的策略，同步镜像延迟( s m d ，s y n c h r o n o u sm i r r o rd e l a y ) 是这种策略中 最基本的代表，s m d 基本结构如图图1 1 4 所示，它包含时钟输入b u f f e r ( 延迟为轫) 、时钟 驱动( 延迟为彩、镜像延迟线( 含时钟输入b u f f e r 和时钟驱动的镜像，因此总延迟为t s k e w = 轫+ 驰) 和两条延迟线( 一条测量延迟线和一条可变延迟线) 。 i n t c l o c kl 血b 图1 1 4s m d 基本结构 s m d 时钟补偿电路工作原理是： 激活s m d 后，第一个时钟信号输入s m d ； 当第二个时钟信号通过s m d 入口处的输入b u f f e r 时，第一个时钟信号已经通过输 入b u f f e r 、镜像延迟线和测量延迟线( 延迟t c k - - t s k e ，测量延迟线记录的延迟时间。= t c k - t s k e 将决定可变延迟线的延迟时间。，并且有。= 。i 第二个时钟信号从输入b u f f e r 输出后将直接进入可变延迟线，并最终输入时钟驱动。 从第一个时钟信号输入到第二个时钟信号从时钟驱动输出的总延迟为： l + f 蹦f + ( ，州一t s x z ) + ( t r i s k e ) + f d 2 = 2 t f k ( 1 5 ) 即s m d 模式的补偿锁定时间为两个时钟周期，第二个时钟信号从输入b u f f e r 到最后输出， 笫8 国防科学技术大学研究生院学位论文 懿c 。x 广一；厂 厂 厂 o 咖二兜r 汇 c c ) 二) 二 ! 一 篇黑n 唑竺ln nn 。器奠h 竺竺! 竖 nnn c ：! 答鼍nn ! 翌! 竺! ! ! n n ( a ) d d r 3s d r a m 工作时序 2 脚 1 脚 弘” 一 ；o m 。一r 。” i ；一 。：i ；i 一一1 玉 ( b ) d d r 3 s d r a m 数据信号跟围m 旺悯 图1 1 8d d r 3s d r a m 的控制数据信号 在高速i o 时钟移相技术上美国和韩国代表着该领域的最高水平。美国的高速i o 时钟 系统主要应用在微处理器上，因为微处理器内核时钟都远高于i o 时钟，所以，以i n t e l 系 列微处理器为代表的精确移相技术主要采用由高频时钟分频产生数倍于总线时钟频率的 信号进行数据采样，如需要对总线时钟移相1 8 0 。的就直接用2 倍于总线时钟频率的信号作 为采样时钟 1 8 】，如图1 1 9 所示。类似的，需要对系统时钟移相9 0 0 的就采用4 倍于总线时 钟频率的信号。 c o 怕d i o c k ( 0 帕 瀚m d o c i 【 b 幛c i o d s a 。t 劳 8 w i c | i r o u # d 0 b s o u - 惦 s 3 m 哺- c i 嘛 1234567891 01 1121 341 5 丌一兀门几n 广nn 几r1 门nn 11 【) j 11- 7 一7 图1 1 9 倍频法实现双沿采样数据 以韩国为代表的存储芯片生产商则采用数控延时线进行时钟相位调整，这种方法不需 要复杂的锁相环、体积小、功耗低，全数字方式实现，抗干扰能力强，在存储芯片中广泛 使用。图1 2 0 为d d r 3s d r a m 芯片使用的时钟移相器，采用数控延时线技术。 t c m + t d n2x + u n f s b - - - + a a d lu n “ c l k 油 c l ko 州 图1 2 0d d r 3s d r a m 的时钟移相器 第l l 页 国防科学技术大学研究生院学位论文 主流的时钟移相技术还是d l l 技术。在d l l 技术中，采用的模拟h q 相d l l 只能对很 窄的频率范围进行移相，适用性差，所以没有得到广泛应用| l8 】| 2 。甘前采用的是数字d l l 技术，如图1 2 1 所示，通过改变测量延时线的负载，使时钟信号的相位延迟3 6 0 。，可变 延时线中的负载只有测量延时线的l 2 或l 4 ，当时钟信号通过可变延迟线就延迟了1 8 0 0 或9 0 0 。数字d l l 技术实现的时钟移相器输入频率宽，结构简单，抗干扰能力较强，并己 得到了广泛应用。 图1 2 1 数字d l l 时钟移相器 高频时钟分频方式需要外来的高频时钟，对基本都是内外同频工作的内存芯片或南北桥控 制器来说，是不适用的。因此要设计可作为i p 核使用的通用时钟移相器就需要借鉴后两种 实现方案。d d r 3 中的实现方案和数字d l l 技术很接近，都是将延迟后的信号和原始信号 进行相位比较，当相位锁定时，控制可变延时线延迟原始信号至所需要的相位。这样的实 现方式输入信号频率范围宽，适用性好，已经有相应的通用i p 核可供使用，技术可靠。 1 4 时钟占空比调节电路设计技术 为了满足当今对高速信号传输日益增长的需求，d d r 技术被广泛地采用，诸如d d r 、 2 、3 系列s d r a m ，高速数字器件也需要使用双沿技术，在不改变工作频率的情况下，成 倍提高电路性能，如双沿采样a d 转换器等。在d d r 技术中，时钟的上升沿和下降沿都 要用来采样数据信号，因此要求时钟的占空比精确地保持5 0 l “j 。而在c m o s 数字电路 中，因为p m o s 管和n m o s 管驱动能力不匹配，或者互连线寄生电容分布的不一致，即 使信号源产生的时钟是5 0 占空比，在传输过程中仍会发生占空比畸变1 2 ”，如图1 2 2 所 示1 2 6 】。如何产生用于高速电路系统的精确5 0 占空比的时钟信号已经成为了研究的热点。 图1 2 2 时钟占空比畸变波形 标 准 时 钟 第1 2 页 国防科学技术大学研究生院学位论文 无时钟树型时钟延迟调节电路。现有的s m d 型时钟相位调节电路大都存在时钟 树，这给版图实现和偏斜调整带来了较大困难。课题研究中提出了新型无时钟树延迟 调节电路，极大地提高了电路性能。 行波复位结构。测量延迟线在完成单次时钟周期测量后需要对延迟线进行复位， 复位信号线和延迟单元数目成正比，复位信号的布线和时序控制十分复杂。新型的行 波复位结构在基本不影响电路性能的情况下，几乎完全取消了复位电路，简化了版图 实现难度。 时钟补偿电路设计。时钟补偿电路是时钟系统中工作频率最高的部件，采用了高 性能的混合模式的时钟补偿技术，将s m d 和d l l 两种补偿模式相结合，把s m d 作为粗 调模块，d l l 作为精调模块，这样在面积、精度、工作频率范围和锁定时间都达到了平衡。 经版图实现并模拟，效果很好，完全达到了设计要求，现以单片时钟补偿芯片的形式进行 了生产投片，准备进行实体芯片测试。 时钟移相器设计。时钟移相器综合实现了混合模式相位优化技术、延迟采样体 化电路和无时钟树型相位调节电路三项课题研究成果，结构如错误! 未找到引用源。，实 现相位的高速高精度锁定。完成后的时钟移相器将以通用i p 核的形式，参与高性能i o 总 线控制器的设计实现。 图1 2 5s m d 结构时钟移相器 时钟占空比调节电路设计。时钟占空比调节电路采用了延迟采样一体化电路、无 时钟树型相位调节电路和行波复位结构，经电路模拟，也完全符合与之配套的高速i o b u f f e r 所需的性能指标，将作为接口电路部分和高速i ob u f f e r 合为一体进行最终设计 课题以时钟相位优化技术为研究重点，应用该技术分别实现了时钟补偿电路、时钟移 相器和时钟移相器，取得了很好的成果。 1 6 本文的基本结构 论文分为六个部分，首先介绍时钟补偿电路、时钟移相器和时钟占空比调节电路相关 的国内外研究情况及本人的课题研究进展，然后分三章介绍时钟补偿电路、时钟移相器和 时钟占空比调节电路的电路实现，并在其后的第五章介绍在电路实现过程中采用的分析优 化方法，最后一章是论文结束语以及未来工作展望。 第1 4 页 国防科学技术大学研究生院学位论文 扑锚定 圣过1z 十时件圊琳完5 甜h 偿 孽时钟 仃 mj 耐忡 厂_ 、r 7 7 砷 时 糟出 f，、八八，i 八、 f 嚣+ 2 2 | 2 总体结构 图2 1 时钟补偿电路时序关系图 课题中实现的时钟补偿电路以s m d 机制为主，d l l 为辅，总体结构如图2 2 所示。 必 咖母岍 l 叫 可变延迟线 岬，r 亨 ttr rt f r 叫 测量延迟线 上 fl 1n tdn ff r r lo e 哪c 嘣1 日i 瓤 + i 塑hh h 卜一叫hh r 图2 2 时钟补偿电路整体结构 s m d 结构的补偿锁定时间只需要2 个参考时钟周期，但最小补偿步进较大，而d l l 结构 的补偿步进可以很小，但是在大偏斜条件下需要较长的锁定时间。本文所设计的时钟偏斜 补偿电路结合了d l l 和s m d 两种设计思想，将补偿电路分为粗调和细调两组模块，粗调 模块采用s m d 结构，细调模块采用d l l 结构，很好地满足了快速大偏斜补偿和高频高精 度两大设计要求。 2 2 3s m d 补偿模块电路逻辑设计 s m d 补偿模块包含时钟输入6 。维“延迟为哳) 、时钟驱动( 延迟为锄) 、镜像延时妇砸含 时钟输入6 咖r 和时钟驱动的镜像，因此总延迟为酞g = 哳+ 瑚和两条延时线( 一条测量延 时线和一条可变延时线) ，其中延时线的设计是核心。 一、测量延时线 测量延时线的逻辑结构如图2 3 所示。 图2 3 测量延迟线的逻辑结构 第1 6 页 国防科学技术大学研究生院学位论文 待补偿时钟信号由s t a r t 端输入，标准时钟信号由s t o p 端输入。因为标准时钟信号无 任何偏斜所以当测量延迟线启动时，stop上升沿信号首先输入测量延迟线，复位电路 将stop信号转化为复位信号，对测量延迟线清零。随后偏斜的时钟信号上升沿输入 s t a r t 端，并在延迟线内传播。当第二个s t o p 信嚣游锩提j 品铭撵弪鲻氅窆l “驿播冀 港爆磷量黧器这种复答科钟器筹替藏罾；甜酌锌箝榍蛙至；，塞自。善；曩；邪蕊蠹盯 舒分布的蓥曩萋骄却v 稿鞯辖贯芏翥慈绷级弘孽嚣；引翌套型萋纛岗谔幅 鬻一萋蠢r 羹耋。；i i 1 缨：麓潢壕游戮q j 臭冶瓣谦洼零州辔；罂翟耄羲荫銎哟俅安腾处理器时钟偏斜情况对 比裹蒴皓舀辨隧睢! 并。| 蒸l 鬻i q5 g 静i 涤萋窿毒茹 拜葫葫籍移蓄虹露臻跫 6 m bl 3 ) 工艺 01 8 t n n a 1 01 3 i m m c u 时钟结构 全局差分h - l r e e 本地树型带状 全局差分h - t r e e 本地树型带状 时钟补偿未采用熔丝可编程 国防科学技术大学研究生院学位论文 对四级串联反相器参数的求取主要靠s p i c e 模拟获得。另外为了更好地驱动6 0 f f 后 级负载，采用了f 0 4 结构的反相器树。最终的复位电路如图2 1 4 所示。 2 3 4 鉴相器设计 图2 1 4 复位电路详细电路参数 实际完成的鉴相器电路如图2 1 5 所示，其中对c o m p 端做了简化设计，并用两级反 相器作为图2 6 中的“1 ”延迟。 图2 1 5 鉴相器电路 采样d 触发器使用主从结构，如图2 1 6 ( a ) 所示。主从结构必然存在建立时间t s e r v p ，因此 当时钟上升沿t 时刻到来时，q 端输出采样结果为t - - t s e r u p 时刻的d 端输入值。为了消 除建立时间影响，我们对输入采样时钟信号进行了补偿延迟，延迟时问为t s 。- r u p 。加入补 偿延迟后c l k 信号就可以正常的采样当前时刻的d 端输入值，修改后的d 触发器d f f _ r t 如图图2 1 6 ( b ) 所示。 图2 1 6 d 触发器电路图 第2 2 页 国防科学技术大学研究生院学位论文 2 3 5 时钟树设计 在参考文献中都略去了时钟树实现方面的介绍，在示意图中都以一根时钟信号线 代替。实际上这根逻辑信号线在电路实现上很重要。在图2 3 和图2 4 中，s t o p 信号和 s t a r t 信号仅用一个b u f f e r 来驱动1 6 个延迟单元，实际设计中是不能采用的。为了保证 能够驱动1 6 个延迟单元，实际电路大量使用了f 0 4 型时钟树。图2 1 7 为可变延迟线中的 i n 信号的时钟树。 图2 1 7 输入信号时钟树 测量延迟线的时钟树设计更为关键。测量延迟线有两个时钟输入端：s t a r t 和s t o p 。 s t o p 信号的时钟树和可变延迟线的时钟树相同，区别最大的是s t a r t 信号的时钟树。在 第一节介绍的s m d 算法中指出，s t a r t 除了通过和s t o p 一样的时钟树，还要经过该时 钟树的镜像，因此测量延迟线的时钟树如图2 1 8 。 1 7 3 图2 1 8 测量延迟线的时钟树 2 3 6 整体电路 设计完成后的整体电路如图2 1 9 所示。 第2 3 页 国防科学技术大学研究生院学位论文 2 4 2 整体版图图2 2 5 时钟补偿电路整体版图整体版图尺寸为0 2 3 4 m m o 1 2 8 i n m 。 243版图性能模拟 通过提取版图寄生参数网表进行版图spice模拟，在输入参考时钟波形较差的情况下，补偿电路工作仍能保证补偿输出至叶节点的输出时钟和参考时钟同步，且波形得到了整形。 图226为标准时钟(无偏珏二蒲*丽等iq烈蛆班目驰艇i霸鞋簧醅i娶氆j簇鬟鞭蝴； 硅m 计矾并妨鎏魏蒋嚣强囊羹鞲 蒋替k 秽 萤争r 烈型釜拶罄晕酾! 攮蹬灞斋强攮警警 县；料斟些萋辫百d 茜鹁；，氅斋爆淄； i ； 羹 势 羹蠹鬟麟 薹 jg ? 霄蠢l g 萋耋曼逍向耪 每囊器獾二羊靠x 廷惹蒌馨带搿嗣弧翦群蒜蛆勰鲤 围j 骣羌圳坠0 “鸶塾莩；二焉l 砰螭； 福霎叫毋懿乳羹嚣葡霪攀爷甭! 尊；善二鬻 】。 犁驷芋 电 型划 国防科学技术大学研究生院学位论文 二、测试芯片引脚连接关系 测试芯片的引脚分布以及逻辑连接关系如图2 2 9 。 掣t ) l r i g ng i r l 雩婴g t j o t 1 础n g g r l 固 o ( 叫 o ohj 亘壹矾 j 脚n 邛戤如圆 圆卫m 龃 t 町蕊片引脚分布 ( b ) 芯片连接关系图 图2 2 9 测试芯片引脚连接关系 三、测试p c b 板 测试p c b 的主要目的是验证时钟补偿芯片对板级信号的延迟补偿能力，因此图2 3 0 中的延迟量钿和切除了片内互连和输出入b u f f e r 延迟外还增加了板级互连延迟。完成后 的测试p c b 如图2 2 9 。 2 6 1 当前设计的主要缺点 图2 3 0 测试p c b 2 6 改进设计 已经完成的时钟补偿电路存在两大主要缺点： 偏斜补偿范围受限 从表2 2 可以看出，在1 g h z 频率下，偏斜补偿范围为2 0 1 0 0 。之所以不能实现设 计目标中提出的5 0 ，即0 - 1 0 0 ，是因为测量延迟线在s t o p 信号之后必须使用复位信 号清空测量延迟线，而在复位周期( 约2 0 0 p s ) 是无法输入s t a r i 、信号的，也就是说，当 时钟偏斜小于2 0 0 p s ，测量延迟线无法检测。 偏斜测量精度不高 第三节鉴相器电路设计中特别提到d 触发器采样延迟的问题，虽然后来使用延迟补偿 第2 8 页 国防科学技术大学研究生院学位论文 做了部分改善，但最终版图实测结果仍显示存在5 0p s 左右的采样延迟，即d 触发器在上 升沿来临前5 0 p s 是个不确定区域。由于精延迟步进为2 0 p s ，故采样误差 可控延迟步进， 测量精度和延迟步进不匹配。 2 6 2 设计改进方案 一、解决偏斜补偿范围受限的方法有两种： 1 取消复位电路。 这样可能出现测量延迟线内同时有两个甚至多个时钟信号在传播，导致测量结果出 错。如果输入的时钟信号频率变化范围很窄( 周期变化小于最小可测时钟周期) ，那么在下 一个待补偿时钟输入测量延迟线前，上一次输入的待补偿时钟信号已经传出测量延迟线， 即测量延迟线自然复位，复位电路就可以省略。但时钟补偿电路的设计补偿频率范围很宽 ( 2 0 0 - 6 0 0 m h z ) ，延迟线的长度是按最低频率最长时钟周期设计的，取消复位电路就可能 出现当输入时钟频率为6 0 0 m h z 时，测量延迟线内有3 个时钟信号的情况，所以对现有设 计而言，取消复位电路是不可行的。 2 修改电路工作方式。 已完成的设计的测量延迟线每个时钟周期都工作，复位操作占用了部分时钟周期，相 应可用于测量的时间就减少了，复位和测量在时间上存在冲突。但如果让测量和复位各占 一个时钟周期，也就是每两个时钟周期测量一次时钟偏斜，就可以解决复位和测量的冲突。 修改后的操作时序如图2 3 1 。 * 1 j 啪v uu ul n 汁1 7 “一，广 ulll i 厂厂厂厂厂 图2 3 1 改进的操作时序图 标准时钟s t dc l k 在原设计中是直接输入s t o p 端，改进后先进入二分频器后再输入 s t o p 端；r e s e t 信号在原设计中由s t o p 上升沿触发，现改为由s t o p 下降沿触发；其 它电路不作修改，电路改动很小。改进后的时钟补偿电路的偏斜补偿范围就达到了设计要 求，但需要3 个时钟周期才能完成粗延迟补偿，不过相比于纯d l l 模式，还是非常快的。 改进后的时钟补偿电路逻辑结构如图2 3 2 。 第2 9 页 国防科学技术大学研究生院学位论文 r 。一 几几门一一1 。n 耕 ￥7 ￥叫￥ t a - j 一_ h 可变延迟线悃 甏 种。 ttt rtr 。 p h a ，e 口d cri 叫 捌量延迟线 。 0 上 广l i i tn fn tn in t ld e l a y c t f d l 日l o + 陋hf 叫h 卜一1h h j s m d * f 偿模块d l l b 偿模块 图2 3 2 改进后的时钟补偿电路 二、高精度测量延迟线研究 测量延迟线的精度不高关键问题是采样测量的d 触发器存在建立时间。能减小或消除 d 触发器的建立时间将会改善测量精度。 原设计使用的d 触发器结构如图2 3 4 。 q 图2 3 3 原设计的d 触发器 建立时间等于 t 删妒= ，吖l + ，z y l + r 删r 2 + 0 2 + 埘r ( 2 11 ) 其中吩暂脚是当d 端新输入和a 端旧数据相反时，建立新值所需时间3 ”。 对主从结构d 触发器而言，建立时间就是主级数据传输时间。要减小这一时间就要精 简主级逻辑结构。最简单的精简方式就是动态化，如图2 3 4 。 了? 。母伊争伊a ； 图2 3 4 动态化d 触发器 但此结构的建立时间仍有一级传输门加一个反相器的延迟。其它的诸如c 2 m o s 、 t s p c r 由于都是基于主从结构的，建立时间虽更短但仍不可消除，甚至于最快的脉冲触发 器【3 8 】，也存在脉冲窗口。 既然无法消除建立时间，那么是否可以隐藏建立时间呢? 从文献3 8 】中可知，t s p c 触 发器有个额外的优点：可以将逻辑功能嵌入到锁存器中，如图2 3 5 所示。 第3 0 页 d 国防科学技术大学研究生院学位论文 艇魑 图2 3 5 t s p c 触发器 从t s p c 触发器的这个优点出发，把延迟逻辑嵌入到主锁存器中，这样建立时间将完 全隐藏在基准延迟时间中。依据这一设计思想，重新设计了延迟采样一体化单元，其结构 如图2 。3 6 。 一t 妻一二：一i ! 忑： ， ? tq 申寺 i 瞎 冉， 蚪 1 n 薪2 占 l l 。 “1 1 “叫卜 ； j 叫n 0 叫n 3 图2 3 6 一体化延迟采样单兀 在主锁存器中嵌入了n a n d 逻辑，即当c l k 和r e s e t 同为高电平时，主锁存器等价于两 级n a n d 串联，此时，整个t s p c r 的建立时间就等于两级n a n d 串联延迟。当c l k 无 效，主锁存器处于保持态，从锁存器采样的信息就代表c l k 无效时i n 信号在两级串联 n a n d 中的传播情况，相当于建立时间为零。同时为保证两级延迟逻辑都为n a n d ，还嵌 入了复位逻辑( v l 管) ，一举两得。另外，由于主锁存器处于保持态后，从锁存器延后一段 时间采样并不影响采样结果，因此从锁存器的时钟c l k 也可以由其它电路产生，且可以 是高电平有效，这样从锁存器就由p 管串联改为n 管串联，运行速度又有提高。图2 3 7 为延迟采样测试波形。 第3 1 页 国防科学技术大学研究生院学位论文 0 l 一1 j 万 ；c l k s ：， 卜di n j i l ； t 。j t 。”v u l h t l n5 2 ns *t “s i e m5 *5 n 图2 3 7 延迟采样测试波形 因为主锁存器中嵌入的是两级n a n d 逻辑，所以可变延迟线的粗延迟也要相应修改为 两级n a n d 串联。修改后的可变延迟线如图2 3 8 。 图2 3 8 改进的可变延迟线 至此，原设计中两大缺陷都已修正，因为时间不足，无法再作版图验证性能的改进， 但是，下面介绍的数控延迟线和占空比调整电路的设计中都借鉴了二分频工作时钟和延迟 嵌入两大改进措施，极大地优化了电路性能，间接地验证了改进设计的正确性。 2 7 本章小结 时钟偏斜补偿电路是本文所有设计的基础，因为它首先实现了全数字混合模式时钟相 位优化技术。另外，对通过对现有设计的改进，提出了全新的延迟采样一体化电路和二分 频操作时序，修j 下了时钟移相器和时钟占空比调节电路中潜在的设计缺陷，提高了它们的 设计性能。 国防科学技术大学研究生院学位论文 第三章时钟移相电路设计 3 1 引言 本文设计的时钟移相器充分利用了课题研究中提出的混合模式时钟相位优化技术、延 迟采样一体化电路和无时钟树型相位调节电路三项创新，电路精度、可靠性、抗干扰能力 等各方面是本文所提三个设计中最优的。基本逻辑结构如图3 1 所示。 3 2 1 设计指标 图3 is i v l d 结构时钟移相器 3 2 逻辑设计 一、功能 对一定频率的输入信号进行精确的9 0 。移相操作。 二、性能参数 工作频率：1 0 0 m h z 5 3 3 m h z 最小移相精度：4 0 p s 输出抖动( 峰峰值) ：3 f o 置 工艺：0 1 3 t i n 一8 a i 工作电压：1 2 v 3 2 2 总体结构 时钟移相器的核心是数控延迟线d d l ( d i g i t a ld e l a yl i n e ) ，由两个部分组成：时钟周期 测量c p c ( c l o c k p e r i o dc a l c u l a t o r ) 和可控时钟延迟调整c d ( c l o c kd e l a y ) 。 时钟周期测量电路将输入时钟周期转化为基准延迟单元个数n 。 ：l 堕旦l lt s “j ( 3 1 ) 时钟相位调整电路根据周期测量结果将输入时钟信号延迟1 4 周期，即9 0 。 = 等 ( 3 2 ) 国防科学技术人学研究生院学位论文 总体结构如图3 2 所示。 c l k 3 2 3 时钟周期测量电路 图3 2 时钟移相器总体结构 0 u t 时钟周期测量电路完全借鉴s m d 时钟补偿电路的测量延迟线设计，如图3 3 所示， 即测量单位周期内高电平信号在测量延迟线中所经过的延迟单元数量。 图3 3 时钟周期测量电路 测量时钟周期可以有两种方法： 测量时钟半周期。c l ki n 低电平时，高电平信号开始在测量延迟线中传播； c l ki n 上升沿时，采样触发器检测延迟线，输出高电平在测量延迟线中的传 播测量结果，即时钟的高电平周期； 测量时钟全周期。c l ki n 信号二分频后再控制测量延迟线工作，测量过程同 第一种方法。 第一种测量方法的优势在于只检测时钟的半周期，与全周期测量法相比，相同测量范 围下延迟单元数减半，大大节约硬件开销，但对c l ki n 信号的占空比要求很高，对非5 0 占空比信号存在测量误差。第二种测量方法正好和前者相反，硬件开销加倍，但对时钟信 号的占空比没有要求，适用范围广。 鉴于诸如内存时钟信号多为脉冲信号，最终设计采用全周期测量法。 本时钟移相器的工作频率下限很低( i o o m h z 左右) ，相应地，测量延迟线所需的延迟单元总 数很多，以基准延迟单元8 0 p s 为例，初步估算需1 2 8 个单元( 1 2 8 8 0 p s = 1 0 2 4 n s ，1 1 0 2 4 n s 9 7 7 m h z ) 。 由移相器工作频率上限6 6 7 m h z 可知，在给定工作频率范围内，输入时钟信号最少要经过 1 8 个基准延迟单元( 1 8 8 0 p s = 1 4 4 n s ，1 1 4 4 n s 一6 9 4 m h z ) ，所以可以将前1 8 组基准延迟 第3 4 页 国防科学技术大学研究生院学位论文 单元转化为由几个长延时反相器单元串联实现( 称为初始延迟i n i t d ，i n i t i a ld e l a y ) ，这样可 以省去1 8 组相应的采样触发器和控制逻辑，简化版图设计，相应的结构如图3 4 。 l l 嘲 3 2 3 可控时钟延迟调整电路 图3 4 改进的时钟周期测量电路 时钟延迟调整电路借鉴s m d 时钟补偿电路的可变延迟线设计，即数控选择输入时钟 信号在可变延迟线中的输入点，从而改变延迟路径以达到改变延迟时间即时钟相位的目 的。电路实现方案有两套： 延迟路径选择电路可采用同s m d 电路相同的可变延迟线结构，如图3 5 。可变延迟 线的延迟单元数目同测量延迟线完全相同，只不过单位延迟时间仅为测量延迟线的1 4 ， 这样就保证可变延迟线的延迟量为精确的1 4 测量结果，即1 4 时钟周期。 图3 5 直接插入式可变延迟线 采用此结构的延迟线存在的主要问题是：c l ki n 信号需要驱动n 个与非门，电容负 载很大。解决方法是使用多级时钟树，第二章中介绍的可变延迟线，如图2 1 7 输入信号 时钟树，采用的就是这种形式，硬件开销大，以4 扇出反相器为时钟驱动器，1 个时钟输 入驱动1 2 8 个与非门，则需要反相器数量为1 + 4 x l l o g 。1 2 81 = 2 1 。同时，对9 0 。移相电路 而言，c l ki n 信号在输入时钟相位调整电路时因时钟树的存在就已经产生了延迟匕一。， 因此反向推导，在测量延迟线中，初始延迟i n i t d 必须不小于4 ，。，否则就会出现较大 的延时误差。加入时钟树后，整体结构如图3 6 带时钟树的时钟移相器。 第3 5 页 国防科学技术大学研究生院学位论文 图3 1 0 延迟逻辑模型 由s p i c eq u i c kr e f e r e n c e 提取o 1 3 2 t ns p i c e 模型库相应参数得 r 。 = 1 6 1 1 k f 2 s q 、月w 2 3 6 3 2 鼬s q