（电工理论与新技术专业论文）ddr2内存控制器的模块设计和验证平台技术研究.pdf

m o d u l e sd e s i g na n dv e r i f i c a t i o nt e c h n o l o g yr e s e a r c ho f d d r 2s d r a mc o n t r o l l e r a b s t r a c t m e m o r ya sa ni n d i s p e n s a b l ep a r to f i cp r o d u c t s ，t os o m ee x t e n t ，h a sb e c o m et h e t o k e no ft h ed e v e l o p m e n tl e v e lo f i ct e c h n i q u e d d r 2s d r a mi s ，a tp r e s e n t ，o n e o ft h em o s tw i d e l yu s e dk i n do ft h em e m o r y d d r 2i n t e r f a c ec o n t r o l l e ri st h e c o n t r o l e n g i n e o fd d r 2s d r a ma c c e s s ，a n dh a sb r o a du t i l i t i e so nb o t h g e n e r a l p u r p o s ec o m p u t e r s a n d c o m p l e x e m b e d d e d s y s t e m s i n t h i s p a p e r d i s s e r t a t i o nd e s i g n sac o m p a t i b l eh i g h p e r f o r m a n c ed d r 2s d r a mc o n t r o l l e ri p w a si m p l e m e n t e dw h i c hi sf u l l yc o m p a t i b l et oi n t e r n a t i o n a ls t a n d a r da n dh a s c o m p l e t ef u n c t i o n a l c h a r a c t e r sn e e d e da sah i g hp e r f o r m a n c em e m o r yi n t e r f a c e p r o d u c t i tw i l ln o to n l yh a v eag o o da p p l i c a t i o np r o s p e c t ，b u ta l s o ，f o ri t sd e s i g n c o m p l e x i t y ，t h ea c c o m p l i s h m e n to ft h i si m p l e m e n t a t i o nc a na c c u m u l a t ee x p e r i e n c e f o re n r i c h i n gt h et h ea b i l i t yo fi n d e p e n d e n tm e m o r yc o n t r o l l e rd e s i g n t h i sd i s s e r t a t i o ni sm a i n l yf o c u s e do nt h ed e s i g no fs o m ev i t a lm o d u l e so ft h e d d r 2c o n t r o l l e ri p , a r c h i t e c t u r ed e s i g no ft h ev e r i f i c a t i o np l a t f o r m ，d e s i g no ft h e b a s i cc o m p o n e n t so ff u n c t i o n a lv e r i f i c a t i o na n dt h ee x e c u t i o no ft h ew h o l e v e r i f i c a t i o np r o c e s sf o rt h ed d r 2s d r a m c o n t r o l l e r ，i n c l u d i n g ： 1 t h ea r c h i t e c t u r ed e s i g na n df u n c t i o np a r t i t i o no ft h ed d r 2m e m o r yc o n t r o l l e r ： c o m p o n e n t sa r em a d eu po ft h et r a n s p o r tl a y e ra n dp h y s i c a ll a y e r , w h i c hw e r e d e s c r i b e dr e s p e c t i v e l y 2 p a g e h i tb a s ec o m m e n dr e o r d e rp r o g r a mw a sa d o p t e dt oo p t i m i z et h es y s t e mb u s ， w h i c h ，t oag r e a te x t e n t ，i m p r o v e st h eu t i l i z a t i o nr a t eo fs d r a mb u s 3 b yu s i n go fe c cp r o g r a ma sa ne r r o rc h e c k i n ga n dc o r r e c t i n gm e c h a n i s mo ft h e d a t aa c c e s s ，t h ec o r r e c t n e s sr a t ea n dr e l i a b i l i t yo fd a t aa c c e s sf o rt h ed d r 2 m e m o r yc o n t r o l l e rw a si m p r o v e d 4 t h r e ei m p o r t a n tm o d u l e sw e r ed e s c r i b e da n di m p l e m e n t e db a s e do nv e r i l o gh d l ，i n c l u d i n g a r b i t e rm o d u l e ，t h ec o m m a n dr e o r d e rm o d u l ea n dt h ee r r o rc h e c ka n dc o r r e c t i o nm o d u l e 5 t h ef u n c t i o n a lv e r i f i c a t i o np l a t f o r mo ft h ed d r 2s d r a mc o n t r o l l e rw a s d e v e l o p e d f i r s tt h ea r c h i t e c t u r eo ft h ev e r i f i c a t i o np l a t f o r mw a sa c h i e v e d t h e n t h eb a s i cv e r i f i c a t i o nt a s km o d u l e sw e r ei m p l e m e n t e di n c l u d i n gm a n yk i n d so fb u s f u n c t i o n a lm o d e l s t h e nt h es i m u l a t i o no ft h ew h o l ed e s i g nw a sf u l f i l l e db a s e do n t h e s eb u sf u n c t i o n a lm o d e l s k e yw o r d s ：d d r 2s d r a mc o n t r o l l e r ；c o m m a n dr e o r d e r ；e r r o rc h e c k i n ga n d c o r r e c t i n g ；v e r i f i c a t i o np l a t f o r m i i 插图清单 图2 1d d r 2s d r a m 初始化过程图7 图2 2d d r 2s d r a m 模式寄存器设置( m r s ) 一8 图2 3 扩展模式寄存器( 1 ) 9 图2 4 扩展模式寄存器( 2 ) 1 0 图2 5 离线驱动( o c d ) 模式流程图1 1 图2 6b a n k 激活命令时序图1 2 图2 7 读操作时序图1 3 图2 8 写操作时序图1 3 图2 9d d r 2s d r a m 状态图1 5 图3 1d d r 2 内存控制器结构示意图1 6 图3 2 传输层结构图1 7 图3 3 控制管理部件结构图1 8 图3 4 配置口读写时序1 9 图3 5 主机端口接口结构2 0 图3 6 请求响应操作2 1 图3 7 存储器控制逻辑结构图2 3 图3 8 存储器控制逻辑状态机2 4 图3 9 仲裁状态转移图2 6 图4 1 逻辑b a n k 存储阵列示意图2 8 图4 2 逻辑b a n k 组成2 8 图4 3 基于页寻址指令重排序一3 0 图4 4 激活预加电指令重排序31 图4 5 指令重排序流程3 2 图4 6 结果重排流程3 4 图5 1 物理层结构图3 5 图5 2 物理层命令控制流程图3 6 图5 3 命令控制状态机一3 7 图5 4 写数据通路结构图3 7 图5 5 物理层写控制流程图3 8 图5 6 写数据传输通路结构图4 0 图5 7 写数据时序图4 0 图5 8 读数据通路结构图4 1 图5 9 读时序图4 2 图6 1 验证平台结构4 8 表格清单 表3 1d d r 2 内存控制器设计参数表一1 7 表3 2 存储体状态缓冲区2 3 表4 1 重拍缓冲器深度配置信息3 l 表6 1d d r 2 控制器寄存器存取任务参数5 0 表6 2 混合配置端b f m 任务单元参数5 1 表6 3d d rs d r a m 访问的任务参数5 3 表6 4 数据模式任务参数5 4 表6 5d d r 2s d r a m 任务参数一5 5 表6 6d d r 监控任务参数5 6 v i i 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。据我所 知，除了文中特别加以标志和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果， 也不包含为获得金g 巴- 工些态堂 或其他教育机构的学位或证书而使用过的材料。与我一同工作 的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。 1 ， 学位论文作者签字：铱粥基签字日期：抄产绷母 学位论文版权使用授权书 本学位论文作者完全了解金胆王些太堂有关保留、使用学位论文的规定，有权保留并向 国家有关部门或机构送交论文的复印件和磁盘，允许论文被查阅或借阅。本人授权金旦巴互些太 兰l 可以将学位论文的全部或部分论文内容编入有关数据库进行检索，可以采用影印、缩印或扫 描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后适用本授权书) 学位论文作者签名：级扮 i i i i - 字i i i ：碲厉月哆 i 学位论文作者毕业后去向： 工作单位： 诵j 飘i i i n - ： 电话： 邮编： 引哆 乒够嘞 叔节 轹 瓤 签 日 师 字 导 整 致谢 本文是在高明伦教授、张多利副教授的悉心指导下完成的。高老师不仅学 识渊博，治学严谨，而且对待科研一丝不苟，他对学生的谆谆教诲都深深地记 在我的心中。高老师平易近人的工作作风和甘为人梯的崇高品德是我今后人生 道路上为人处事和工作学习的楷模。 感谢胡永华老师、王锐老师、张多利老师、倪伟老师三年时间里在项目、 学习和生活上的细心指导和帮助，在此表示衷心的感谢。 感谢张多利老师在我论文写作过程中给予的耐心指导和细心帮助。 感谢合肥工业大学微电子设计研究所的宋宇鲲、杜高明、尹勇生、林微、 邓红辉、贾靖华等老师，感谢他们给我学习上的帮助和生活上的关心。 感谢孙璐、舒展、陶晶等同学在项目组中的愉快合作。 感谢果鹏、杨俊、邓惠娟等师弟、师妹们的支持和帮助。 感谢微电子设计研究所所有同仁陪我度过三年美好时光。 感谢我的父母、姐姐及亲友对我学习和生活的关心、帮助与支持。 最后衷心感谢所有帮助过我的老师、同学和朋友们! 谢谢你们! i i i 作者：张永志 2 0 0 9 年0 4 月 第一章绪论 在整个计算机系统中，内存可谓是决定整机性能的关键因素之一。随着微 电子技术的飞速发展，处理器的性能在成倍的提高，主频和i o 带宽都很高， 这就需要内存提供很高的数据传输率来配合。这是由计算机组成原理决定的， c p u 在运算时所需要的数据都从内存中获取，如果内存系统无法及时给c p u 供应数据，c p u 不得不长时间处在一种等待状态，硬件资源闲置，性能自然无 法发挥。内存带宽至少要和前端总线带宽同步，这样才不至于影响处理器性能 的发挥。特别对于计算密集型系统来说，其对内存带宽和内存容量是极度渴 求的，传统的存储访问技术己经无法满足其需求。而且处理器的速度提升还在 继续进行，需要内存提供更多的数据来满足处理器的要求。 目前内存的速度提升已经相当困难，这样就导致内存成为计算机系统速度 大幅度提高的最大瓶颈。为了适应更高速度的数据处理需求，联合电子器件工 程委员会( j o i n te l e c t r o n i cd e v i c e se n g i n e e r i n gc o u n c i l ) 在2 0 0 3 年颁布了 j e d e c 7 9 2 b 规范，即d d r 2 内存规范，d d r 2s d r a m 是一种新型高速、大 容量的双速率同步存储器。如何能够快速准确地给d d r 2s d r a m 提供来自处 理器的读写命令并在处理器和d d r 2 内存间传输数据，这就是d d r 2 内存控制 器要解决的问题。 1 1d d rs d r a m 的发展 内存的带宽可以由位宽掌频率来给出，带宽( m b s ) 用来表示内存的性能， 位宽( b i t ) 是指内存总线的宽度，频率这里是指数据传输的频率，而不是传输 时钟的频率。因此，提高性能有两种方式，增加内存总线的位宽或者提高内存 工作的频率。当p c 的其他子系统变得越来越快时，只利用内存很难提高整个 系统的时钟频率。实际上，时钟频率的提升完全要归功于半导体工艺的进步， d r a m 的结构并没对频率提升做出贡献。因此，只能增加内存总线的宽度来提 高性能，但这一方法受到了很多限制。目前标准平台使用双通道1 2 8 位内存总 线，它的设计、布线已经比原来6 4 位内存通道的主板复杂了很多，几乎很难在 合理的成本下再提高内存总线的位数。继续增加总线宽度，不但成本高昂，而 且带来的电磁干扰会造成极大的负面影响。内存单元提高频率的难度在目前的 技术条件下已是十分困难，内存总线位宽也不能轻易增加，在这种情况下，d d r 技术应运而生。 d d r ( d o u b l ed a t er a t es d r a m ) ，即双倍数据传输s d r a m 。d d r 内存可 以在时钟的上升沿和下降沿同时传输数据，因此在时钟频率不变的情况下，能 够使数据传输率成倍提高。但是d d r 的高发热量问题以及高频工作条件下产 生的信号不够清晰问题，是制约d d r 内存发展的主要障碍。 d d r 2 ，第二代d d r 内存。基本结构和d d rs d r a m 类似。d d r 2 内存的 1 8 v 工作电压使得它可以比d d rs d r a m 的功耗整整低5 0 。d d r 2 的其他特 性更是给我们带来很多好处，例如利用d d r 2 的o d t ( o nd i et e r m i n a t i o n ，内 建终结电阻) 来简化d q ( 数据选通) 总线设计。在d d r 2s d r a m 中，终端寄 存器就实现在该s d r a m 芯片之中，内存控制器可以为每个信号设定终端寄存 器的开或关，这些信号包括数据信号、数据选通信号和写数据屏蔽信号。利用 o d t 能降低多重反射，提高信号完整性并增加时序余量。同时d d r 2s d r a m 还引入了命令的无缝突发，并采用f b g a ( 球栅阵列) 封装形式降低功耗。无 缝突发使得写命令能够被插到激活命令后面的一个时钟周期，提高了内存的利 用率。因此d d r 2 内存具有更高的速度，更高的带宽，同时功耗得以降低，散 热性较好。 d d r 3 内存中，加入了数据同步设计( d a t es y n c h r o n i z a t i o n ) ，使电压降低 为1 5 v 。d d r 3 在d d r 2 的基础上采用了以下新型设计：第一，8 b i t 预取设计， 而d d r 2 为4 b i t 预取，这样d r a m 内核的频率只有接口频率的1 8 ，d d r 3 8 0 0 的核心工作频率只有1 0 0 m h z 。第二，采用点对点的拓扑结构，以减轻地址命 令与控制总线的负担。第三，采用1 0 0 n m 以下的生产工艺，将工作电压从1 8 v 降至1 5 v ，增加异步重置功能。面向6 4 位架构的d d r 3 显然在频率和速度上 拥有更多的优势，此外，由于d d r 3 所采用的根据温度自动自刷新、局部自刷 新等其他一些功能，在功耗方面d d r 3 也要出色得多。目前i n t e l 、a m d 等芯 片公司巨头已经陆续推出了支持d d r 2 和d d r 3 两种内存规格的处理器芯片。 近年来，英特尔开发出了新的内存体系f b d i m m ( f u l l yb u f f e r e d d i m m ， 全缓冲双列内存模组) 。与目前的d i m m 采用的是一种“短线连接 ( s t u b b u s ) 的拓扑结构不同，f b d i m m 与内存控制器之间的数据与命令传输不再是传统 的并行线路，而采用了类似串行接口多路并联的设计，以串行的方式进行数据 传输。f b d i m m 另一特点是增加了一块称为a m b ( a d v a n c e dm e m o r yb u f f e r ) 的缓冲芯片。该芯片用于数据中转和读写控制，负责承担数据发送和接受的指 派任务；实现并行数据流与串行数据流的翻译转换工作，由此实现将并行的 d d r 2 内存数据流转换成串行数据流，经由点对点高速串行总线将数据传输给 c p u 。按目前的开发进度看，f b d i m m 可以在现有的d d r 2 5 3 3 上轻易实现 2 5 2 g b s 的带宽，而对应d d r 2 8 0 0 的f b d i m m 可提升到3 8 4 g b s 。另外， 因为采用了串行传输的设计，使得f b d i m m 的引脚数大为减少，可以简化电 路板设计。在可靠性方面，f b d i m m 相对目前的内存其运行可靠性得到很大 增加。i n t e l 表示已经做到让f b d i m m 在1 0 0 年内最多产生一次的记载数据错 误。 尽管d d r 3 代表了目前s d r a m 存储器技术发展的最高水平，但目前还处 于刚刚开始推行的阶段。从应用来看，d d r 3 存储器的应用还集中在一些高档 2 的个人电脑终端等市场驱动下的技术快速更新的产品领域。相比之下，d d r 2 存储器由于其同样具有非常高的数据吞吐率而依然占据目前通用计算机存储系 统的主流应用。此外，在应用更广泛的嵌入式系统中，尤其是一些高端的嵌入 式系统，由于d d r 2 具有高访存吞吐量，容量规模适中，成本价格适中( 主要 是由于其工艺通常不需要像d d r 3 那样采用最先进工艺) 而成为其存储子系统 设计的首选。 鉴于d d r 2 在嵌入式系统中的广泛应用，相比于单芯片设计方案，目前 d d r 2 控制器接口设计更关注其作为i p 的标准化程度、功能完整性、验证完备 性等体现易集成性方面的指标。本文设计的d d r 2 控制i p 即重点针对其作为 i p 模块的要求，充分考虑其对标准的兼容性、功能的完整性以及验证的系统性。 相关工作也构成了本文的主要内容。此外，该i p 即将准备应用于本单位正在设 计的一块面向网络处理的6 4 核处理器的外部存储器接口模块。 1 2i ) d r 2 内存控制器的发展 内存是影响微处理器性能的重要因素，它的数据传输率的提升对提高处理 器性能有积极作用。由于内存不能直接识别处理器的访存请求，内存控制器负 责完成处理器对内存的控制操作，内存控制器将该请求转换为d d r 2 命令发送 给内存，同时还要传输数据和控制内存的定时刷新【2 j 。 内存控制器决定了计算机系统所能使用的最大内存容量、存储体数目、内 存类型和速度、内存颗粒的数据深度和数据宽度等重要参数，也就是说，内存 控制器决定了计算机系统的主存访问的性能，从而也对计算机体统的整体性能 产生较大影响。 a m d 公司推出的a m 2 处理器采用了c p u 集成内存控制器技术。早期的内 存控制器全部是集成在主板的北桥芯片中，a m d 将这一传统进行了改变，即 是把内存控制器直接集成到了c p u 核心中。从理论上讲，c p u 集成内存控制 器，c p u 和内存之间的数据传输不再需要经过北桥芯片，因此可以缩短c p u 与内存之间的数据交换周期。这将是内存控制器的另一个发展趋势，因此，设 计一款可重用的内存控制器i p 的工作将很有必要。 d d r 2 控制器的集成化应用方案促进了d d r 2 控制器i p 设计的研究。国外 在相关方面的研究已经非常成熟。但国内相对来说还远未到技术成熟的水平， 表现在国内一些s o c 芯片中在需要d d r 2 控制器时通常都是选择购买i p 授权， 其主要原因是目前国内的i c 设计机构在d d r 2 这类复杂度相对较高的i p 自主 积累不足，尤其是功能完整、成熟可靠的i p 更是缺乏。从已有文献来看( 本文 后续章节中对相关文献做了充分的参考和引用，这里不做具体提及) ，国内对 d d r 2 控制器的研究也有不少，这对本文的设计工作提供了许多技术参考。但 这其中大多是针对d d r 2 控制器基本功能进行实现的模块级设计，尚无关于系 统完整的产品级d d r 2 控制器i p 设计研究的讨论。本文设计的d d r 2 控制器 即着眼于前面提到的标准化i p 的目标要求，设计完全兼容国际相关标准、功能 完整的产品级d d r 2 控制器i p ，并力争通过系统充分的验证工作来提高该设计 的可靠性。 1 3 课题的研究目标、内容 本课题研究工作频率为4 0 0 m h z 的d d r 2s d r a m 控制器的设计。其主要 目标是熟悉数字信号电路的设计流程；熟悉e d a ( m o d e l s i m 、q u a r t u s ) 软件的 使用；掌握数字信号系统的设计技术，增强分析、判断、解决设计过程中遇到 问题的能力，提高工程实践水平；同时，完成这一工作对提升我国内存控制器 设计技术有一定经验积累作用。 主要内容为： 本课题首先对内存的发展状况进行阐述，重点介绍d d r 2 的j e d e c 标准， 对d d r 2 内存控制器的主要功能进行分析；设计实现仲裁、命令重排、检查与 纠错等模块；架构整个控制器验证平台；最后是对本课题的总结与展望。 课题主要围绕以下问题进行研究： d d r 2 内存控制器结构的划分：由传输层和物理层组成，对两个层次的 任务和实现方法分别进行了阐述。 采用基于页寻址的指令重新排序方案来优化系统总线，在很大程度上 提高了s d r a m 总线利用率。 采用e c c 纠错方案对数据存取进行检查与纠错，提高了d d r 2 内存控 制器数据存取的正确性、可靠性。 使用v e r i l o gh d l 语言完成控制器i p 软核中仲裁模块、指令重排模块 和e c c 模块的r t l 级设计。 搭建d d r 2 内存控制器仿真与验证平台，在研究验证平台结构的基础 上，完成平台中各总线功能模型任务单元的设计；并完成了基于总线 功能模型的d d r 2 内存控制器的仿真验证。 1 4 论文结构 整个论文的结构安排如下： 第一章为绪论，结合应用和技术的发展趋势，介绍d d r 内存及其控制器 的发展历程，综合介绍了课题研究的背景、意义、主要研究的内容。 第二章对d d r 2s d r a m 进行了综述，介绍了d d r 2 内存的基本功能，主 要研究了d d r 2s d r a m 的基本操作和各个信号的时序关系。 第三章详细论述了d d r 2 内存控制器传输层的设计实现方法，包括控制管 理部件、用户请求接口、存储体控制逻辑和仲裁器，另外，对仲裁模块的设计 4 做了重点介绍。 第四章对d d r 2 控制器中指令重排序模块的设计做了介绍，详细叙述了其 设计原理、算法功能以及实现机制。 第五章详细论述了d d r 2 内存控制器物理层的设计实现方法，并重点介绍 了e c c 模块的原理、功能以及算法实现。 第六章设计了d d r 2 内存控制器的验证和测试平台框架，介绍了验证的方 法、层次、过程及测试向量的准备。 第七章总结设计中的不足和有待改进之处，以及对未来技术进行的展望。 第二章d d r 2s d r a m d d r 2s d r a m 即第二代双倍数据传输率同步动态随即存取存储器，遵循联 合电子器件工程委员会开发的新一代内存技术标准一一j e d e c 7 9 2 b 规范。 d d r 2s d r a m 有以下主要特点【7 】 在时钟的上升沿和下降沿同时传输数据； 支持突发长度为4 和8 的突发访问； 提供了附加延时a l ，允许列选通命令插在行选通命令的第一个时钟周期， 自动延时a l 后进行读写访问，提高了内存的利用率。 采用了离线驱动调整0 c d ，通过调整上拉电阻值和下拉电阻值使两者电压 相等，并减少了d q 与d q s 的倾斜，从而提高了信号的完整性； 提供内建终结电阻o d t ，减少了d d rs d r a m 为防止数据终端反射信号使 用的大量终结电阻，降低了信号的多重反射，提高了信号完整性并增加了 时序余量； 采用f b g a 封装形式，提供了更好的电气性能与散热性，为d d r 2s d r a m 的稳定工作提供了良好的保障； 采用1 8 v 电压，比d d rs d r a m 的2 5 v 标准电压降低了不少，从而提供了 更小的功耗与发热量。 2 1d d r 2s d r a m 的功能描述 d d r 2s d r a m 的读写访问是突发式的，数据长度为突发长度b l ，b l 可 配置为4 或8 。读写访问开始于激活命令，读写命令紧随其后。激活命令给出 的地址位用来选择要访问的存储体和行( b a o b a 2 选择存储体，a 0 a 1 5 选择 行) ，读写命令给出的地址位用来选择突发访问的起始列地址和是否自动预加 电。正常读写访问前，d d r 2s d r a m 必须初始化【4 - 6 1 。 2 1 1 加电和初始化 d d r 2s d r a m 必须以预先确定的顺序加电和初始化，配置一些基本的操 作参数，否则会导致不确定的操作。系统初始化的过程如图2 1 所示。 系统加电后等待电源和时钟稳定； 2 0 0 u s 后应用n o p d e s e l e c t 操作，同时置时钟使能信号c k e 为高； 等待至少4 0 0 u s ，然后执行全部预加电命令p r e c h a r g ea l l ； 执行配置扩展模式寄存器( 2 ) 命令； 执行配置扩展模式寄存器( 3 ) 命令； 执行配雹扩展模式寄存器命令使能延时锁定环路； 6 执行配置模式寄存器命令复位延时锁定环路； 执行p r e e h a r g ea l l 命令； 执行至少两次刷新命令； 执行配置模式寄存器命令，设置操作参数( 不复位延时锁定环路) ； 等待至少2 0 0 个时钟周期后，调整o c d 阻抗； 初始化过程结束，可以进行正常读写访问。 ：丁酗迎骚心疆趣驵毅j 口 豁口褪疆孓蠲弘心口z 蠲孓礤弱： 哑ij = i 卜十十1 卜卜十- 十1 卜十斗1 卜十- 十_ 十叫卜十十叶卅 o d t1iliiiilii i iiilii h 雒攀攀鲨尊型翌擘辫 器 甓一 图2 1d d r 2s d r a m 初始化过程图 2 1 2 配置模式寄存器和扩展模式寄存器命令 命令中的地址位b a 0 和b a l 用于编码配置模式寄存器( m r s ) 和扩展模 式寄存器( e m r s ) 命令。m r s 和e m r s 的配置必须以一定的顺序进行。命令 执行后的t m r d 时间( 该命令与其他命令的最小间隔) 内不能执行任何操作。 突发长度、突发类型、列访问延时c l 、延时锁定环路的复位、写恢复时 间t w r 是用户定义的，由配置模式寄存器命令写入；延时锁定环路的关闭、附 加延时a l 、内建终结电阻o d t 、离线驱动阻抗也是用户定义的，由配置扩展 模式寄存器命令写入。模式寄存器和扩展模式寄存器中的内容可以通过重新执 行命令改变，如果只改变其中的一个子集，需要重新定义所有变量。 模式寄存器( m r s ) 模式寄存器中的数据用于控制d d r 2s d r a m 的不同操作模式。模式寄存 器没有默认值，因此必须在加电之后写入。当所有存储器处于预加电状态时， 模式寄存器的内容可以用配置模式寄存器命令改变。模式寄存器依照功能被划 分为不同的字段，见图2 2 。 b a 2 和a 1 3 a 1 5 是为未来使用保留的，设置模式寄存器时必须设为0 。 依据x 2 处理器中流控制系统的命令缓冲内部结构的要求，对d d r 2s d r a m 访问的数据的突发长度可配置为4 或8 。自动预加电后写恢复时间的最小值 w r m i n 由t c k m a x 决定，最大值w r m a x 由t c k m i n 决定，w r 的时钟周期数 w r e y e l e s = t w r ( n s ) t c k ( n s ) 】，模式寄存器必须把w r 配置为这个值。 臣豇亘亚团巫至工蛋互丑互五丑互五日互工丑互工团互工团枷一嘲 ljlj jll ljjlil o 100伊1 p ow r i i ，i _ l lt m lc a sla t e n c yi 盯i嘛i e 呻由lm o d e 同吲- 甘 il il l i ， l a 8d l lr e s e ta 7m o d el a 3f b u r s t t y p e b u r s tl o h = t h 0n o0n o r m a i1 0 i s e q u e n t m la 2a 1a 08 l 1y e si1 r e s ti 1 i i n t e r l e a v e o1o4 01 18 vt a ： a c t i v ep o w e rd o w nw r i t er e c o v e r yf o ra u t o p r e c h a r g e e x i tt i m e a da 9w r ( c y c l e s ) a 8 a 5 a 4c a sl a t e n c y of a s te x t t ( u s et ) ( a r o l o0or e s e r v e d 2 ooor e s e r v e d 1s t o we x i t ( u s et x a r o s 1 | o01r e s e w e d0012 f01 03 窜陵 o 10 2 ( o p t l o n a t ) 8 a 1b a 0m r s m o d e 01 14 薹鏊 o11 3 ( s p e e db i nd e t e r m i n e d 严 oom r1oo5 1 o 04 0 1 e m r ( 1 ) 1o16 101 5 ( s p e e db i nd e t e r m i n e d ) q 1 o e m r ( 2 ) 11or e s e r v e d 11o 6 ( s p e e db i nd e t e r m i n e d ) 3 11 e m r ( 3 ) 111r e s e r v e d 111r e s e r v e d 图2 2d d r 2s d r a m 模式寄存器设置( m r s ) 配置扩展模式寄存器( 1 ) 扩展模式寄存器( 1 ) 存储的数据用于使能或关闭延时锁定环路，配置附 加延时a l 、o d t 及o c d 阻抗等。扩展模式寄存器( 1 ) 没有默认值，因此必 须在加电之后写入。当所有存储体处于预加电状态时，扩展模式寄存器( 1 ) 的 内容可以用配置扩展模式寄存器命令改变。扩展模式寄存器( 1 ) 依照功能被划 分为不同的字段，见图2 3 。b a 2 和a 1 3 a l5 是为未来使用保留的，配置扩 展模式寄存器( 1 ) 时必须设为o 。 8 呼乎平甲严严丹呼耳平甲手册一洲 0 1i 口1 o o t i r d o s l 酌喜l o c d p r o g r a mi 融l 舭岫l 胁ld i c d u b a b a o m r s m o d e 0om r 0 e m r ( 1 ) 10 e m r ( 2 11 e m r ( 3 ) a 6 a 2r r r ( n o u u 越) o00 d td i s a b l e d o17 5o 1o1 5 0o 11 5 0q 2 a ga 8a 7o c dc a l i b r a t i o np r o g r a m oooo c dc a l i b r a t i o nm o d ee x l t ：m a i n t a i ns e t t i n g oo d r i v e ( 1 ) 010 d r i v e ( 0 ) 1o0 a d j u s tm o d e 弋 1 11 o c dc a l i b r a t i o nd e f a u l t 。4 螺 a 1 1 o 1 a 1 2l q o f f ( o p t i o n a l ) 5 0 o u t p u tb u f f e re n a b l e d i o u t p u tb u f f e rd i s a b l e d e x t e n c l e dm 0 0 er e g r e t a 0d l le n a b l e 0e n a b l e d i s a b l e a 1 o u t p u td d v e r i m p e d a n c ec o n t r o l 0f u l ls t r e n g t h 1r e d u c e ds t r e n g t h a s a 4 a 3a d d i t i v el a t e n c y o0o o o011 o102 o113 1oo4 1 o15f o p t i o n a l ) 1 10r e s e r v e d 111r e s e r v e d a 1 1 i a o ( r d q se n a b l e ii d q $ e n a b l e ) 0 ( d i s a b l e )0 ( e n a b l e )i d m 0 ( d s a b l e )i1 d i s a b l e ) d m ( e n a b l e ) l0 ( e n a n e ) ir d o sl 丽id q s ( e n a b l e ) l1 ( d 啪d ：d e ) l r d q sh i - zd q s 图2 3 扩展模式寄存器( 1 ) 使能关闭延时锁定环路 延时锁定环路用于演示信号，以使d q 和d q s 与输入时钟边沿对齐。另 外，延时锁定环路还有助于降低电压和温度变化对定能的不良影响。 为了执行正常的读写操作，延时锁定环路必须被激活。激活延时锁定环路 的操作只能初始化阶段和延时锁定环路关闭后重新进行正常的读写操作前进 行。系统自刷新时锁定环路自动关闭，退出自刷新操作时自动激活。延时锁定 环路被激活的2 0 0 个时钟周期后才可发出其他命令，以保证内部时钟与外部时 钟同步。 配置扩展模式寄存器( 2 ) 扩展模式寄存器( 2 ) 定义与刷新有关的参数。扩展模式寄存器( 2 ) 没有 默认值，因此必须在加电之后写入。在所有存储体处于预加电状态时，扩展模 9 式寄存器( 2 ) 的内容可以用配置扩展模式寄存器命令改变。扩展模式寄存器( 2 ) 依照功能被划分为不同的字段，见图2 4 。 唰b a lb oa ”，a 1 3a 2 la na 1 口a g i 7a 6l 5k 3 2 ia l 勉 lljjlllliililllll 一o 矿 s r f 。0 c c 脚s r 3 + h i g ht e m p e r a t u r es e l f - r e f r e s hr a t ee n a b l e 0d i s a b l e 1 e n a b l e o p t i o n a l ) 2 b a ，8 a 0m r s m o d e a 3 d c ce n a b l e ( o p t i o n a l ) 4 0o m r o1 e m r 0 ) 0d i s a b l e 1 oe m r ( 2 j 1e n a b l e 11 e m r ( 3 ) a 2a a 0 p a r t i a la r r a ys e l fr e f r e s hf 。r8b a n k s o p t j o n a l ) ooof u l la r r a y 0o1 h a l t a r r a y ( b a 2 ：0 = 0 0 0 ，0 0 1 。0 1 0 & 0 1 1 ) 010q u a r t e ra r r a y ( b a 20 l = 0 0 0 & 0 0 1 011l t 8 t ha r r a y b a 2 + o j = 0 0 0 ) 10o3 4a r r a y ( b a 2 ：0 = 0 1 0 ，0 1 1 1 0 0 ，1 0 1 ，1 1 0 8 , 1 1 1 ) 1 o h a t f a r r a y ( b a l 2 ：0 = 1 0 0 t 0 1 1 1 0 8 , 1 1 1 ) 110q u a r t e ra r r a y ( b a 2 0 1 = 1 1 0 & 1 1 1 111l s t ha r r a y ( b a 20 = 1 1 1 a ( 绯e s sf i e l d e x t e n d e d ”o 髓r e g 2 l a 2a a o p a r t i a la r r a ys e l fr e