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哈尔泞理下大学t 学硕+ 学但论史 基于f p o a 技术的u s b 设备控制器的设计 摘要 通用串行总线( u s b ) 是p c 体系中比较新的一套工业标准，它是为了解 决日益增加的p c 外设与有限的主板插槽、端口之日j 的矛盾，提高设备的传 输速度和简化p c 与外设的连接过程而出现的， 自从2 0 0 0 年提出u s b 2 0 协议，短短几年日j ，u s b 不光成为了微机主 板上的标准端口，而目还成为了所有微机外设( 包括键盘、鼠标、显示器、 打印机、数码相机、扫描仪等等) 与主机相连的标准协议之一。u s b 接口与 以往普通并口( p a r a l l e lp o n ) 和串口等标准相比较，特点是速度快、通用性 强、易于使用和支持热插拔。所以u s b 标准正逐渐取代其他接口，成为计算 机外部设备应用最广泛的标准接口。 本文主要通过f p g a 器件，利用h d l 硬件描述语言，初步完成了u s b 设备控制器的设计和实现。论文首先介绍u s b 的体系结构和特点，包括总 线特征、协议定义，传输方式等等。又介绍了f p g a 技术的设计方法，然 后对u s b 设备控制器的功能和原理进行详细分析后，采用自顶向下的方 法，将u s b 设备控制器划分为7 个主要功能模块：u s b 收发器u t m i ( u s b t r 姐s c e i v e rm a c r o c e l li n t e r f a c e ) 、u t m i 接口、协议层( p r o m c o ll a y e r ) 、 r a m 数据缓冲区、存储器接口和仲裁器、控制和状态寄存器及功能接口， 之后在系统级描述的基础上，依次对各个功能模块进行迸一步的结构划分， 本文重点对其中的u t m i 接口、协议层p l 、存储器接口和仲裁器3 个模块 进行了细分，做了较深入的分析，得到了相应的结构原理图，并使用v c f i l o g h d l 硬件描述语言完成了各子模块的功能描述，同时做了相应的仿真工 作。最后，用f p g a 器件进行了验证和测试。并取得满意的测试结果。 关键词u s b 设备控制器：v e f i l o gh d l ；f p g a 竺：至矍：奎茎三耋竺：耋塞耋兰 d e s i g nu s b d e v i c ec o n t r o l l e rb a s e do nf p g a t e c h n o l o g y a b s t r a c t 、u n i v e r s a ls e r i a lb u s ( u s b ) i st h eq u h en e ws e to fi n d u s t r i e ss t a n d a r di nt h e p cs y s t e m i ti si n t e n d e dt os o l v et h ei n c o n s i s t e n c yb e t w e e nt h eg r o w i n gp c o u t s i d ed e v i c ea n dt h el i m i t e dm a i nb o a r ds l o t ， i m p r o v i n gt h et r a n s f e r s p e e d a n ds i m p l i l y i n gc o n n e c t e dp r o c e s s w i t ht h ep c s i n c e2 0 0 0u s b 2 0p r o t o c o lp r o p o s e d 。u s bh a ss o o nb e c a m et h es t a n d a r d i n t e r f a c eo fc o m p u t e r , a n da l s oo n eo ft h es t a n d a r dp r o t o c o is e r v e da sa l l c o m p u t e ro u t s i d ed e v i c e ( i n c l u d i n gk e y b o a r d ，m o u s e ，m o n i t o r s ，p r i n t e r s ，d i g i t a l c 锄e r 弱，s c a n n e r s ，c t c ) c o m p a r i n go t h e rc o m m u n i c a t i o ni n t e r f a c e ，t h em o s t a d v a n t a g e s o fu s bi n t e r f a c ei si t sf a s t s p e e d ，f e a s i b i l i t y , p l u ga n dp l a y s u p p o r t i n g ，a n da u t o m a t i cc o n f i g u r a t i o n s ou s b2 0h a sb e e nw i d e l ya c c e p t e da s s t a n d a r do f c o m p u t e rt oc o n n e c te x t e r n a ld e v i c e s t h i st h e s i su s i n gf p g ad e v i c e sa n dv h d lh a r d w a r ed e s c r i p t i o nl a n g u a g et o c o m p l e t e dt h ed e s i g na n dr e a l i z a t i o no fu s be q u i p m e n tc o n t r o l l e r t h ep a p e r f i r s ti n t r o d u c e su s bs y s t e ms t r u c t u r ea n dt h e c h a r a c t e r i s t i c i n c l u d i n gt h e b a c k g r o u n d o f u s b ，b u s c h a r a c t e r i s t i c ，p r o t o c o l d e f i n i t i o n ，t r a n s f e r m o d e ，e t c t h e n ，t h ep a p e rd i s c u s s e dt h em a i nc o n t e n to fu s b 2 0p r o t o c 0 1 a f t e r a n a l y z i n g t h eu s bd e v i c ec o n t r o l l e rf u n c t i o n ，t h et h e s i sd i v i d e st h es y s t e m i n t os e v e ns u b m o d u l e sb yt h ew a yo ft o p d o w nm e t h o d o nt h eb a s i so f d e s c r i b i n gt h es y s t e ml e v e l f u r t h e rd i v i d eu pf u n c t i o n a lm o d u l e s t h ef o c u $ o f t h ep a p e ri sa n a l y z et h ed i v i s i o no fu t m ii n t e r f a c e p la n dm e m o r i z e r i n t e r f a c ea n dm e d i a t i o n e v e r ym o d u l ei sd e s c r i b e db yh a r d w a r ed e s c r i p t i o n l a n g u a g ev e r i l o gh d la n ds i m u l a t e d a tl a s tu s e sf p g a t oi m p l e m e n tt h ed e s i g n , a n da c h i e v a ds a t i s f a c t o r yr e s u l t s k e y w o r d s u s bd e v i c ec o n t r o l l e r ；v e r i l o gh d l ：f p g a 哈尔滨理工大学硕士学位论文原创性声明 本人郑重声明：此处所提交的硕士学位论文基于f p g a 技术的u s b 设备 控制器的设计，是本人在导师指导下，在哈尔滨理工大学攻读硕士学位期间独 立进行研究工作所取得的成果。据本人所知，论文中除已注明部分外不包含他人 已发表或撰写过的研究成果。对本文研究工作做出贡献的个人和集体，均己在文 中以明确方式注明。本声明的法律结果将完全由本人承担。 。作者签名：曲、榴 日期：2 形酶弓月d 驴日 哈尔滨理工大学硕士学位论文使用授权书 基于f p g a 技术的u s b 设备控制器的设计系本人在哈尔滨理工大学攻 读硕士学位期b j 在导师指导下完成的硕士学位论文。本论文的研究成果归哈尔滨 理工大学所有，本论文的研究内容不得以其它单位的名义发表。本人完全了解哈 尔滨理工大学关于保存、使用学位论文的规定，同意学校保留并向有关部门提交 论文和电子版本，允许论文被查阅和借阅。本人授权哈尔滨理工大学可以采用影 印、缩印或其他复制手段保存论文，可以公布论文的全部或部分内容。 本学位论文属于 保密口，在年解密后适用授权书。 不保密口。 ( 请在以上相应方框内打) 作者签名：窃宦写日期：上彩年乡月_ 汨 导师签名： 主】啦辉日期：“年岁月珈 哈尔滨理t 大学t 学修卜学位论文 1 1u s b 技术研究现状 第1 章绪论 u s b ( u n i v e r s a ls e r i a lb u s ) 通用串行总线是近年来应用在p c 领域的新型接 i ：1 技术。它的出现足为了解决日益增加的p c 外设与有限的主板插槽、端口之 间的矛盾，提高设备的传输速度和简化计算机与外设的连接过程。u s b 之所以 有着巨大的魅力主要足由于它的许多其他总线无法比拟的优点，可归结为以下 5 点( 1 】： 1 1 1 速度快 u s b 接口支持低速( l s ) 1 s m b p s 、全速( f s ) 1 2 m b p s 和高速( h s ) 4 8 0 m b p s ( u s b 2 0 协议) 的数据传输速率。相比之下，串口数据传输率是 1 1 5 k b p s 一2 3 0 k b p s ，标准并u i 的数据传输率为1 m b p s ，都比u s b 的要低。 1 1 2 设备安装和配置容易 u s b 设备支持即插即用，安装u s b 设备不必再打开机箱，加减己安装过 的设备完全不用关闭计算机。u s b 设备支持热拔插，系统对其进行自动配置， 不再占用中断资源或者d m a 资源，彻底抛弃了过去的跳线和拨码开关设置。 u s b 为接线和连接头提供了单一模型，解决外设越束越多造成的插槽紧张问 题。 1 1 3 易于扩展 用u s b 连接的外围设备数目最多达1 2 7 个，共5 层。所谓5 层是指从主 装置开始可以经由4 个集线器进行菊花链接。 1 1 4 独立供电 普通的使用串口、并口的设备都需要单独的供电系统，而u s b 设备则不 需要，因为u s b 接口提供了内置电源。u s b 电源能向低压设备提供5 伏的电 哈尔滨理t 大学t 学硕七学位论文 源，因此新的设备就不需要专门的交流电源了，从而降低了这些设备的成本并提 高了性价比。 1 1 5 支持多媒体 u s b 提供了对电话的两路数据支持。u s b 可支持异步以及等时数据传输， 使电话可与p c 集成，共享语音邮件及其它特性。u s b 还具有高保真音频。由于 u s b 音频信息生成于计算机外，因而减小了电子噪音干扰声音质量的机会，从 而使音频系统具有更高的保真度。 由于u s b 能够用简便有效的方法与多种类型的外设通信，从而导致u s b 接口的设计和编程复杂。为了降低设计者的开发难度，使用号用的u s b 设备 控制器己成为首选方案。目前市场上供应的u s b 设备控制器主要有两种：一 种是微控制器m c u 集成在芯片内部；另一种就是纯粹的u s b 接口芯片，仅处 理u s b 通信，需由一个外部的微控制器来管理u s b 设备控制器的寄存器、设 备描述符的获取和数据包的交换等。 1 2f p g a 技术简述 1 2 1f p g a 的概念 可编程逻辑器件p l d ( p r o g r a m m a b l el o g i cd e v i c e ) 是一种数字集成电路的 半成品，在它的芯片上按照一定的排列方式集成了大量的门和触发器等基本逻 辑元件，使用者可以利用某种开发工具对它进行加工，等于把片内的元件连接 起来，使它完成某个逻辑电路或系统功能，成为一个可以在实际电子系统中使 用的专用集成电路口】。 现在应用最广泛的p l d 主要是现场可编程门阵列f p g a ( f i e l d p r o g r a m m a b l eg a t ea r r a y ) ，复杂可编程逻辑器件c p l d ( c o m p l e xp r o g r a m m a b l e l o g i cd e v i c e ) 。 f p g a 中的现场可编程，是指用户可以在自己的工作室瞿编程。由于门阵 列中每个节点的基本单元是门，用门来组成触发器进而构成电路和系统，互连 远远比p l d 的结构复杂，因此构造f p g a 的时候在阵列的各个节点上改用 门、触发嚣做成逻辑单元，并且在各个单元之间预先制作了各种连线。所谓编 程就是安排逻辑单元与这些连线之间的互连，依靠连接点的配置，实现各逻辑 略尔泞理t 大学t 学硕十学位论文 单元之间的互连，因此f p g a 严格来讲是逻辑单元阵列。同以往的p a l , g a l 等相比较，f p g a 的规模比较大，适合于时序、组合等逻辑电路应用场合，它 可以替代几十甚至上百块通用i c 芯片。 f p g a 芯片具有可编程性和实现方案容易改动的特点。由于芯片内部硬件 连接关系的描述可以存放在磁盘、r o m ，p r o m 或e p r o m 中，因而在可编 程门阵列芯片及外围电路保持不动的情况下，换一块e p r o m 芯片，就能实现 一种新的功能。可编程a s i c 器件的使用，使设计的电子产品达到小型化、集 成化和商可靠性，而f p g a 器件的现场可编程技术和c p l d 器件的在系统可编 程技术使可编程器件在使用上更为方便，大大缩短了设计周期，减少了设计费 用，降低了设计风险。 目静，f p g a 和c p l d 器件在电路没计应用己十分广泛，己成为电子系统 设计的重要手段。自从x i l i n x 公司1 9 8 5 年推出第一片f p g a 以来，f p g a 的 集成密度和性能提高很快，其集成密度最高达1 0 0 万门片，系统性能可达 2 0 0 m h z 。由于f p g a 器件集成度高，方便易用，开发和上市周期短，在数字 设计和电子生产中得到迅速普及和应用，并度在高密度的可编程逻辑器件领 域中独占鳌头。 c p l d 主体结构仍是与或阵列，自从9 0 年代初l a t t i c e 公司高性能的具有在 系统可编程i s p ( i ns y s t e mp r o g r a m m a b l e ) 功能的c p l d 以来，c p l d 发展迅速。 具有i s p 功能的c p l d 器件由于具有同f p g a 器件相似的集成度和易用性，在 速度上还有一定的优势，使其在可编程逻辑器件技术的竞争中与f p g a 并驾齐 驱，成为两支领导可编程器件技术发展的力量之一【3 l 。 f p g a 器件在结构上，由逻辑功能块排列为阵列，并由可编程的内部连线 连接这些功能块来实现一定的逻辑功能。简化的f p g a 基本有六部分组成：分 别为可编程输入输出单元、基本可编程逻辑单元、嵌入式块r a m 、丰富的布 线资源、底层嵌入功能单元和内嵌专用硬核。 1 2 2a l t e r a 的a p e x 系列器件 本论文对于系统集成的最终实现是采用f p g a 技术进行的，所使用的 f p g a 是a l t e r s 公司的a p e x2 0 k e 系列中的e p 2 0 k 2 0 0 e f c 4 8 4 器件。a p e x 2 0 k e 器件系列是一种系统级芯片，提供了系统级设计的性能，它支持先进的 i o 标准、内容可寻址存储器、全局时钟和增强的时钟锁定电路等功能。密度 为3 00 0 0 到l5 0 00 0 0 门，时钟速度高达8 2 2 m h z ，其多核结构集成并且提升 哈尔泞理t 赶学t 学够 学竹论文 了先前的p l d 架构，增强了作为系统级芯片的性能。它将逻辑资源和存储嚣 集成在一个体系架构内部，避免了使用多个器件来实现系统级设计，节省了 p c b 板的空b j ，简化了复杂设计的实现。 其中的e p 2 0 k 2 0 0 e f c 4 8 4 器件典型门数为2 0 力，可用i o 引脚为3 7 9 ， 完全可以满足u s b 设备控制器对f p g a 系统资源的要求【4 l 。 表1 - 1a l t c m 公司a p e x 系列器件的特点 t a b l ei - la l t e r ac o r p o r a t i o na p e xs e r i e sc o m p o n e n te h a r a e t e r i s t i e 8 2 2 m h z 数据、为系统级可编程方案提供了岛速接口 时钟传输速率 多核结构在单个架构当中集成了查找表逻辑，乘积项逻辑和 存储器 嵌入式系统块町以实现逻辑功能和各种存储器功能 p c i 兼容兼容6 4 b i t ，6 6 m h zp c i ，支持p c ix 支持新兴的i o支持l v d s ，l v r r l ，l v c m o s ，g t l + , a g p ， 标准h s t l ，l v p e c l ，s s t l 2 # 3 f o 标准 s i g n a l t a p 逻辑分析 增强了芯片的功能验证性能 仪 高达1 5 0 0 0 0 0 门的满足了系统级设计的密度要求 密度 i s v 和2 5 v 工作降低了功耗 电压 最多4 个延迟锁相提供时钟锁定，时钟管理和时钟移位功能 环 多重电压工作非常适合在混和电压系统当中使用 f i n e l i n e b g a 封装减小了芯片占用的面积 管脚兼容性同一系列相同封装的芯片在管脚e 满足兼容性 1 3 论文研究内容及结构安排 u s b 2 0 协议中将u s b 分为五个部分：主机控制器、主机控制器驱动程 序、设备控制器、设备驱动程序以及针对不同u s b 设备的客户驱动程序。本 文的研究对象足其中的硬件部分，u s b 2 0 设备控制器的i p 核，在完成其设计 后进行功能验证并用f p g a 实现。u s b 2 0 协议是由u s b l 1 协议演变而来的， 将u s b i 1 的传输速率( 1 2 m b p s ) 提高了4 0 倍达到4 8 0 m b p s 。该协议具有向上和 向下的双藿兼容性，即u s b 2 0 设备可以接入u s b l 1 主机，反之亦然。 竺笙篓矍三查兰三兰竺三兰竺兰兰 论文首先介绍了u s b 提出的背景、优点和发展状况并概述f p g a 技术， 给出了u s b 2 0 设备控制器f p ( 3 a 的设计及实现手段。接着对u s b 系统结构进 行了分析，并就u s b 协议中一些基本概念进行简单介绍。在归纳出u s b 设备 控制器功能的基础上，提出了其功能模块划分的方案，并给出了设备控制器顶 层引脚接口。按照所划分的模块顺序，具体介绍了设备控制器的设计过程，同 时列出了各模块的仿真波形图。最后具体给出了系统的编译和测试验证结果。 第2 章f p g a 的开发流程及工具 2 1f p g a 的开发流程 完整的f p g a c p l d 的设计流程包括电路设计与输入、功能仿真、综合、 综合后仿真、实现、布线后仿真与验证、板级仿真与调试等主要步骤，如图 2 一l 示【5 1 。 图2 一lf p g a 的设计流程 f i g 2 _ ld e s i g np r o c e d u r eo f f p g a 哈尔滨理丁大学t 学硕士学位论文 2 1 1 电路的设计与输入 电路的设计与输入是指通过某些规范的描述方法将工程师的电路构思输入 给e d a 工具。一般的设计输入方法有：硬件描述语占( h d l ) 、原理图设计输入 法、波型输入和状态机输入。最常用的方法是h d l 设计输入法，其中影响最 广泛的是v h d l 和v c r i l o gh d l ，它们的共同特点是利于由顶向下的设计，利于 模块的划分与复用，可移植性好，通用性好，设计不因芯片的工艺与结构不同 而变化，更利于向a s i c 的移植。 2 1 2 功能仿真 电路设计完成后，要用专用的仿真工具对设计进行功能仿真，验证电路功 能是否符合设计要求。功能仿真有时也称为前仿真，常用的仿真工具有m o d e l t e c h 公司的m o d e l s i m 、s y n o p s y s 公司的v c s 等。通过仿真能及时发现设计中 的错误，加快设计进度，提高设计的可靠性。 2 1 3 综合优化 综合优化( s y n t h e s i z e ) 是指将h d l 语言、原理图等设计输入翻译成由与、 或、t l ! f ，r a m ，触发器等基本逻辑单元组成的逻辑连接( 网表) ，供给f p g a 厂家的布局布线器进行实现，常用的专业综合优化工具有s y n p l i c i t y 公司的 s y n p l i f y 、a m p l i f y ，s y n o p s y s 公司的f p g ac o m p l i e ri i 等。 2 1 4 综合后仿真 综合完成后需要检查综合结果是否与原设计一致，做综合后仿真，在仿真 时，把综合生成的标准延时文件反标注到综合仿真的模型中去，可以估计门延 时带来的影响。对一般性的设计，如果设计者确信自己表述明确，没有综合歧 义发生，则可以省略这一步骤。 2 1 5 实现与布局布线 综合结构的本质是一些有与、或，非门，触发器，r a m 等基本逻辑单元 总称的逻辑网表，他与芯片实际的配置情况还有较大的差距。此时应该使用 f p g a 厂商提供的软件工具根据所选芯片的型号，将综合的输出网表适配到具 哈尔演理t 大学 学母i 十学位论文 体f p g a 器件上，这个过程叫做实现的过程。在实现过程中，最主要的过程是 布局布线，所谓布局( p l a ) ，是指将网表中的硬件原语或者低层单元合理的适 配到f p g a 内部的固有硬件结构上，布局的优劣对设计的最终实现结果( 速度 和面积) 方面影响很大。所谓布线( r o u t e ) 是指根据布局的拓扑结构，利用f p g a 内部各种连线资源，合理正确连接各个元件的过程。 2 1 6 时序仿真与验证 将布线的时延反标注到设计网表中所进行的仿真，叫时序仿真或布局白线 仿真，简称后仿真。布局御线生成的仿真时延文件包含的时延信息最全，不仅 包括门延时，还包括实际白线延时，所以布线后仿真最准确，能较好的反应芯 片的实际工作情况一般来说这个步骤必须进行，通过布局布线后仿真能检查设 计时序与f p g a 的实际运行情况是否一致，确保设计的可靠性与稳定性。 2 1 7 板级仿真与验证 在有些高速设计的情况下，还需要使用第三方的板级验证工具进行仿真与 验证，如m e n t o rt a u 、f o r t ed e s i g n - t i m e i n gd e s i g n e r 等。这一步骤能较好的分 析高速设备的信号完整性、电磁干扰等电路特性。 2 1 8 调试与加载配置 设计开发的最后步骤就是在线调试或者将生成的配置文件写入芯片中进行 测试。示波器和逻辑分析仪是逻辑设计的主要调试工具，对于相对简单的一些 设计，使用q u a r t u s i i 内嵌的s i g n a l t a p i i 对设计进行在线逻辑分析，s i g n a l t a i i 是一种f p g a 在线片内信号分析工具，它的主要功能是通过j t a g 在线实时的 读出f p g a 的内部信号 2 2a r e r aq a u r t u s1 i 软件介绍 q u a r t u s i i 是a l t e r a 公司推出的新一代综合开发工具。它集成了a l t e r a 的 f p g a 开发流程中所涉及的所有工具和第三方软件接口。通过使用此综合开发 工具，设计者可以创建、组织和管理自己的设计。 q u a r t u si i 具有以下特点： 1 支持多时钟定时分析、l o g i c l o c k 基于块的设计、s p o c ( 但芯片可编程 哈尔演理- 大学t 学顾十学懂论文 系统) 、内嵌s i g n a l t a pi i 逻辑分析器、功能估计器等高级工具； 2 易于管脚分配和时序约束； 3 强大的h d l 综合功能； 4 包含有m a x p l u si i 的g u i ，且易于m a x p l u si i 的工程平稳地过度到 5 q u a r t u si i 开发环境中； 6 对于f m a x 的设计具有很好的效果； 7 支持的器件种类众多； 8 支持w i n d o w s 、s o l a r i s 、l i n u x 等多种操作系统；方便的实现第三方工 具如综合、仿真等的连结； q u a r t u s 软件提供完整的多平台设汁环境，可以轻易的满足特点的设计 要求，是s o p c 设计的综合性环境。下面是q u a r t u si i 软件为设计流程的每个 阶段所提供的功能【5 1 。 2 2 1 设计输入 q u a r t u si i 设计软件支持多种格式的输入方法，其中包括原理图式图形输 入、a h d l ，v h d l ，v e r i l o gh d l 等硬件描述语占、c o r e 输入方式等，同时使 用分配编辑器( a s s i g n m e n te d i t o r ) 设定初始设计约束条件。 2 2 2 综合 q u a r t u si i 综合是将h d l 语言、原理图等设计输入翻译成由与，或，非 门、r a m 、触发器等基本逻辑单元总称的逻辑连接，并根据目标与要求( 约 束条件) 优化所生成的逻辑连接，输出e d f 或v q m 等标准格式网表文件，供布 局布线器进行实现，除了可以用q u a r t u si i 软件的 a n a l y s i s & s y n t h e s i s 命令综 合以外，还可以使用第三方综合工具，生成与q u a r t u si i 配合使用的e d f 或 v q m 网表文件。 2 2 3 时序分析 在q u a r t u si i 编译过程的最后阶段会自动运行时序分析器，在编译过程结 束后会自动报告时序分析结果。通过时序分析器可以分析整个设计的性能，并 且对关键路径进行跟踪定位。 q u a r t u si i 提供对单个时钟或多个时钟的延时分析的支持。对于单个时 哈尔演理t 大学t 学顾十学位论文 钟，通过最大时钟频率( f m a x ) 和建立时问，保持时间和到输出时日j ( t s u , t h , t e o ) 进行描述。对于多时钟可以支持客户分析由不同时钟控制的寄存器之间的延 时。同时，q u a r t u s i 还能自动检测组合逻辑电路。生成的延时信息可以以 v h d l , v e r i l o g 或标准延时文件( s d f ) 的格式进行输出到第三方e d a - i - 具中。 2 2 4q u a r t u si i 仿真 q u a r t u s1 1 支持多种仿真方法。波形方式输入是q u a r t u si i 主要的仿真输入 方式，可以提供直观，简洁的仿真向量。v w f 格式是q u a r t u s i i 中最主要的波形 文件，也兼容m a x + p l u s i i 中的v e c 和t b l 格式的输入。q u a r t u s l l 支持 t c l t k 脚本文件的输入和通过第三方仿真工具支持v e r i l o g v h d l 文本的测试 向量。q u a r t u s l l 支持的第三方仿真工具有m o d e l s i m , v e r i l g - x l ，v c s ，v s s 等【6 1 。 2 2 5 下载 通过延时分析和仿真证实设计满足设计要求和功能，就可以使用q u a r t u s i i 工具完成设计的最后阶段一下载。在编泽完成后q u a r t u s i i 除了生成用于仿 真和延时分析的文件外，还生成了a l t e m 器件的配置文件，通过下载此文件完 成器件的配置 2 3 本章小结 本章主要介绍了f p g a 的开发流程以及a l t e r a 公司推出的新一代综合开发 工具q u a r t u s i i 软件，并详细介绍了q u a r t u s i i 在开发的各个阶段所提供的功能。 堕垒堡矍：查兰二兰至：兰堡丝三 第3 章u s b 2 0 协议介绍 u s b 协议在1 9 9 8 年1 1 月正式推出，这种新型总线主要是为了解决p c 机外 围设备的拥挤和提高设备的传输速度而提出的，到2 0 0 0 年8 月推出了协议的 2 0 版本。u s b 2 0 协议内容共分成十一章，一共6 5 0 页。由于u s b 协议的复 杂性，在这里只能对一些基本概念做简单介绍，以便于对后面设备控制器设计 的理解。 3 1u s b 总线拓扑结构 u s b 系统包括一个( 只允许一个) u s b 主机和最大到1 2 7 个设备。主机 的u s b 接口称之为u s b 主控制器。u s b 设备包括了集线器( h u b ) 和功能设 备，当它们被接入u s b 系统后都会被分配唯一的一个地址，设备的u s b 接口 称之为u s b 设备控制器。u s b 总线拓扑结构如图3 一l 所示： 图3 一l u s b 总线拓扑结构 f i g 3 1u s bt o p o | o g ya r c h i t e c t u r e u s b 系统的物理连接是一个星型结构，集线器位于每个星型结构的中心， 主机中有一个被嵌入的集线器称为根h u b 。主机通过根h u b 提供若干个连接 点。许多不同功能的设备放在一起被看作一个整体，称为复合设备，如键盘和 轨迹球可以被视作一个整体，在它的内部，提供具体功能的设备被永久地接到 h u b 上，由这个h u b 被实现与主机的互连。所有这些设备及这个h u b 被看 作一个复合设备。在主机看来，这个复合设备和一个带着若干设备的单独 h u b 是一样的。 在物理结构上，功能设备通过h u b 连到主机上。但在逻辑上，主机是直 、 哈尔滨理t 大学- 学够+ 学位论文 接与各个逻辑设备通信的，就好像它们是直接被连到主机上一样。虽然u s b 系统中的工作都是从逻辑角度来看待的，但主机必须对物理结构有个了解。例 如，在处理h u b 被移去的情况时，当一个h u b 被移出，通过它与主机相连的 功能设备也应一起被移去，这是由其物理结构决定的。 3 2 传输速率 u s b 2 0 协议定义了3 种类型的传输速率；低速设备工作在1 5 m b p s ，全速 设备有1 2 m b p s 的带宽，高速设备的传输速率是4 8 0 m b p s 。相比之下，串口数 据传输率是1 1 5 k b p s - 2 3 0 k b p s ，标准并口的数据传输率为1m b p s ，都比u s b 的要低1 7 1 。u s b 2 0 设备控制器的设计目标是工作在高速全速传输速率下。 3 3 端点 每一个u s b 设备在主机看来就是一个端点的集合，主机只能通过一个或 多个端点与一个设备通信。在设备接入主机时。每一个逻辑设备都有一个由主 机分配的唯一的地址。而逻辑设备中的每个端点在设备内部有唯一的端点号， 这个端点号是在设备设计时被给定的。当主机要和设备中的某个端点通信时， 先根据设备地址寻址到设备，然后再由端点号寻址到具体的端点。每个端点 ( 端点0 除外) 或者支持数据流进逻辑设备，或者支持其流出逻辑设备，两者 不可兼得。所有逻辑设备都要拥有端点0 ，该端点可以同时作为输入，输出端 点，它支持控制传输类型。一旦设备接上u s b 总线并加电，且又收到一个总 线复位命令，端点0 就是可访问的了。u s b 系统用端点0 对一个逻辑设备进行 初始化和配置。由于具体应用的需要，逻辑设备还具有别的端点，最大可以有 1 5 个端点。u s b 端点号在0 到1 5 ，其中除缺省控制通道的缺省端点0 外，其 它端点在被设置前处于未知状态，是不能被主机访问的，只有在逻辑设备被设 置后才可使用嗍。 3 4 数据解码编码 数据传送时，i j s b 使用一种n r z i ( n o n er e t u r nz e r oi n v e r t ) 码，即非归零反 向码编码方案。在该编码方案中，“1 ”表示传输的电平不变，“0 ”表示传输 的电平改变。例如数据为0 1 0 1 0 1 0 0 的n r z i 编码就是0 0 0 0 0 0 0 1 。一连串的数 据“0 ”会使得n r z i 数据每比特周期都会出现跳变，而一连串的数据“l ”则 哈尔滨理工人学工学硕士学位论文 使得n r z i 数据巾长时间不会出现变化。因此，为了保证信号发送的准确性， 当在u s b 总线上发送数据时，传送设备就要进行比特填充。所谓比特填充是 指数据被编码前，在数据流中每6 个连续的数据“1 ”后插入一个数据0 ， 从而强迫n r z i 码发生变化。比特填充是由传送端强制执行的，是没有例外 的。接收端必须能对n r z i 数据进行解码，识别填充位并去掉它们。如果接收 端发现数据包中任一处有7 个连续的数据1 ，则会产生一个位填充错误， 该组数据将被忽略。 3 5 u s b 传输 u s b 主机与设备之间通过称为事务的离散交互进行通信【9 】。u s b 总线事务 传输数据结构如图3 2 所示。 一个或多个事务完成一次传输，一个事务由若干个包( p a c k e t ) 组成，包是 总线上传输的最小数据块，通常由多个域( f i e l d ) 组成。不同的域又由不同长 度和不同数值的比特位所组成的。并且规定，数据在串行数据线上传输时，总 是由低位到高位顺序发送的。 图3 2u s b 传输结构 f i g 3 2u s bt r a n s m i ta r c h i t e c t u r e 3 5 1 包类型 u s b 包可以分为4 种类型：令牌包、数据包、握手包和特殊包，如表3 - 1 所示。 哈尔滨理t 大学 学面卜学憧论文 表3 - 1u s b 数据包类璎 t a b l e3 - 1u s bd a t ap a c k e tt y p e 包类型p i d 3 ：0 】描述 o u t0 0 0 1 b 在主机到逻辑设备的事务中有地址+ 端口号 令 i n1 0 0 l b 在逻辑设备到主机的事务中有地址+ 端口号 牌 s o f0 1 0 l b 帧开始标记和帧号 s e l u p1 1 0 1 b 包在主机到逻辑设备建立控制管道的事务中有地址+ 端口号 数 da ：i a 00 0 1 1 b 偶数据包p i d d a i a 10 1 1 1 b 奇数据包p i d 据 d a t a 21 0 l l b 高速设备数据包p i d ，用于高速同步传输 包m d a l l a1 1 1 1 b 高速设备数据包p i d ，用于高速同步传输 握 a c k o o l o b 接收器收到无错数据包： n a ko l l 0 b 接收器端无反应。 手 s t a l l1 0 1 0 b 接收器不能接收数据，或发送器不能发送数据： 包n y e t1 1 1 0 b 端点挂起，或一个控制管道请求不被支持。 特 e r rl l o o b s p l i t 传输事务中出错握手包。 s p l l t 1 0 0 0 b 高速设备中s p l i t 传输事务的令牌包。 殊 p i n go 1 0 0 b 高速设备中控制批量端点流控制探针。 包p r e 1 1 0 0 b 毛机发送前同步字，到低速设备的下行总线通信。 每种类型的包部有自己的规定格式，各不相同。每种类型的包又町以分为 若干种，如令牌包就包含有o u t 包、n 包、s o f 包和s e t u p 包。各种不同 类型的包由不同的p i d 来区分。令牌包总是由主机发送的，负责发起一次 u s b 传输事务。握手包一般都足在一次传输事务的最后阶段被发送的，用来报 告数据传输的状态、是否被成功接收等信息。特殊包则被用于某些特殊场合， 如s p l i t 包就只用于主机和h u b 之间传递数据【l o l 。 3 5 2 包格式 1 令牌包u s b 接口是以令牌包为主的总线协议，令牌包总是由p c 主机发 起，所以所有的数据传输事务都是由p c 主机端所启动的。令牌包的格式见图 3 3 。 令牌包中的p i d 域指定了包是i n ，o u t 还是s e t u p 类型。对于o u t 包 和s e t u p 包，地址( a d d r ) 域和端点( e n d p ) 域唯一地确定了接下来将收到的 数据包的端点。对于i n 包，这些域唯一地确定了哪个端点应该传送数据包。 哈尔滨理t 大学t 学硕+ 学忙论文 同时令牌包还包括了覆盖地址域和端点域的5 位c r c 5 校验域，c r c 5 校验域 是用来在令牌包中校验所有的非p i d 域数据，以确保数据传输的准确性。 图3 3 令牌包格式 f i g 3 - 3t o k e np a c k e tf o r m a t 2 数据包如图3 4 所示，数据包由p i d 域，包括至少0 个字节数据的数据 ( d a t a ) 域和c r c l 6 校验域构成。 i 磕i乱艟篇m傩凇 二= l 图3 4 数据包格式 f i g 3 - 4d a t ap a c k e tf o r m a t 其中p i d 域指明当前数据包属于哪种类型，是d a t a 0 ，d a t a i ，d a t a 2 还 是m d a t a 类型。其中d a t a 0 和d a t a i 两种类型的数据包是为了支持数据切 换同步，而当进行高速同步传输时，4 种类型的数据包都要被用到。 3 握手包特殊包握手包和特殊包的格式完全一样，如图3 5 所示。 e b 曲 广习 i _ - - _ _ - _ - 一 图3 - - 5 握手包特殊包 f i g 3 - 5h a n d s h a k u s p e c i a lp a c k e tf o r m a t 在这种包格式中，仅包含一个8 位的p i d 域。握手包用来报告数据事务的 状态，还能表示数据成功接收，命令的接收或拒绝，流控制( f l o wc o n t r 0 1 ) 和 停止( h a l t ) 条件。只有支持流控制的事务类型才能返回握手信号，握手包总是 在事务的握手阶段被返回。 4 s o f 包s o f 包是令牌包中唯一与其格式不相同的包，它用于主机向设 备传递定时信息。 图扯6 给出了一个s o f 包的域格式。一个s o f 包包含一个用于指示包类 型的p i d 域，后面还跟有一个1 l 位的帧号码( f r a m en u m b e r ) 域和5 位c r c 5 校验域。 嘈 哈尔滨理工大学t 学颂十学位论文 i m 0 广；- _ 1 _ = = = = 玎_ = 习 i i i!|i e = 一j 图3 一- 6s o f 包格式 f i g s o fp a c k e tf o r m a t 馈号码蛊棼加l 图3 一_ 7 全速没备与高速设备s o f 包的区 f i g 3 _ 7s o fp a c k e td i f f e r e n c eb c t w c e nf u l l s p e e de q u i p m e n ta n dh i g h - s p e e de q u i p m e n t 如图3 7 所示，全速总线中，主机以l m s 士o 0 0 0 5 m s 的额定时| 日j 间隔发 送一个s o f 包，每次都对帧号码自动加l 。高速总线中，主机以1 2 5 u s 士 0 0 6 2 5 u s 的额定时间间隔发送一个s o f 包，在连续发送8 个具有相同帧号码的 s o f 包后( 正好达到lm s ) 自动对帧号码加l ，再连续发送8 次。 3 5 3u s b 包的域 每一个u s b 包根据其不同的类型，含有不同数量与类型的域，以下将依次 介绍各种域的规格与结构。 1 同步s y n c ( s y n c h r o n i z a t i o n ) 域每一个包都是以