（电路与系统专业论文）基于soc架构的可测试性设计策略的研究.pdf

摘要 s o c 系统芯片的设计面临着诸多挑战，其中测试复用问题就是非常棘手的挑 战之一，甚至已经称为s o c 发展的瓶颈。因此在设计阶段考虑测试问题已经成为 s o c 设计的必经之路。本文从s o c 的可测试性设计出发，主要研究了基于口核 的系统芯片s o c 的基本测试结构，并从对测试环，测试访问机制设计以及测试调 度问题三个方面进行分析和研究。 在s o c 芯片中，邛核被嵌入到芯片中作为芯片的一部分，因而无法从芯片 引脚直接访问到职核的输入输出端口，必须要为口核提供响应的测试访问通道。 t a m 机制就是在测试源和测试宿之间提供这样的通道：测试环则是提供一个m 和与t a m 机制之间的界面，它可以提供多种操作模式；测试调度是一个确定s o c 中各口核测试开始与结束的时间过程。 本文详细介绍了i e e e p l 5 0 0 测试环的实现以及相关标准的作用。文中还分析 了用于将测试数据加载到口核端口的测试访问机制的工作原理以及相关技术。主 要分析了当前应用最为广泛的采用基于测试总线的t a m 策略的原理，并对各种 测试访问机制的优缺点进行了分析。在此基础上提出了一种通过匹配扫描链工作 频率与测试仪工作频率从而有效利用测试仪高频引脚的虚拟t a m 结构，可以有 效减少单个s o c 测试时问，进而降低芯片的测试成本。这种虚拟t a m 结构是通 过添加串入并出以及并入串出寄存器有效增加用于测试内核的内部测试总线宽度 以及提高测试的并行性，是以电路的硬件开销为代价换来的。 在s o c 芯片中嵌入的口核数目越来越多的今天，采用了合理的t a m 机制的 同时，还需要进行t a m 优化以及测试调度。t a m 优化及测试调度是一个典型的 n p 完全问题，本文讨论了测试调度的整数线性规划模型以及矩形装箱算法，并 给出了一种能对t a m 宽度较大时有效得到测试调度结果的基于拉格朗日系数的 测试调度算法，进一步优化t a m 机制，尽可能减少s o c 总测试时间，降低测试 成本。 关键词：s o c 测试结构测试访问机制测试时间 浙江大学硕士论文 a b s t r a c t c u r r e n t l y , s o cd e s i g n m e e t sm a n yc h a l l e n g e s t h et e s t a b i l i t yf o rs o ci so n eo f m a i nc h a l l e n g e s ，e v e nt h eb o t t l e n e c ko fs o cd e s i g nd e v e l o p m e n t t h i sd i s s e r t a t i o n m a i n l yd i s c u s s e st h eg e n e r a lt e s ta r c h i t e c t u r e so f s o ca n de x p a n d so nt h r e es u b p r o b l e m s - - t e s tw r a p p e rd e s i g n ，t e s ta c c e s sm e c h a n i s md e s i g na n dt e s ts c h e d u l i n g i ns o c t e s t , t h ei p op o r t sc a nn o tb ea c c e s s e dd i r e c t l yb yt h ep i n so fs o c f o r t h e1 1 c o r ee m b e d d e di nt h es o c t h e r e f o r e , at e s ta c c c s sm e c h a n i s mw h i c hp r o v i d ea c h a n n e lf r o mt e s tr c s o n g o e ：t ot e s ts i n ki sn e e d e d ；t e s tw r a p p e ri sai n t e r f a c eb e t w e e n t a ma n di pc o r e s ，w h i c hc a nc o n t r o l t h ei pc o r eo p e r a t i n gm o d e ；s c h e d u l i n gi sa p r o c e s st od e t e r m i n et h eb e g i n n i n ga n dt h ee n dt i m eo ft e s t i n ge a c hi pc o r et o m i n i m i z et h et o t a lt c s tt i m e t h i sd i s s e r t a t i o na n a l y z e sap 1 5 0 0t e s tw r a p p e rw h i c hi sa d d e dt ot h ef op o r tf o r i pc o r eu s i n gf o ri s o l a t i n gi tf o r mo t h e rc o r e s t h ed e s i g no ft e s ta c c e s sm e c h a n i s mi sa c h i e fa r c h i t e c t u r ef o rs o ct e s tw h i c hi su s e dt ot r a n s f e rt e s td a t ao nc h i p a n dt e s tb u s i su s e de x t e n s i v e l yi nt a md e s i g n s ot h ep r i n c i p l eo ft e s tb u si sa n a l y z e da n da g e n e r a lc h i pt e s ta r c h i t e c t u r eb a s e do nt e s tb u sn a m e d v i r t u a lt a mw h i c hc a nr e d u c e t h et e s tt i m ea n dt e s tc o s te f f i c i e n t l yb ym a t c h i n gt h eh i g h s p e e da t ec h a n n e l st o s l o w e rs c a nc h a i n si sp r e s e n t e di n t h i sd i s s e r t a t i o n t h i sa r c h i t e c t u r ei n c r e a s e st h e w i d t ho fi n t e r n a lt e s tl i n e sb ya d d i n gas e r i a l i np a r a l l e lo u tr e g i s t e ro nt h e1 1 c o r e s i n p u ta n de n h a n c e st h et e s tp a r a l l e l i s mb ya d d i n gap a r a l l e li ns e r i a lo u tr e g i s t e ro l lt h e i pc o r e so u t p u t s oi tc a nr e d u c et h et e s tt i m ee f f i c i e n t l yb yi n c r e a s i n gh a r d w a r e o v e r h e a d u s u a l l y , t h e r ea r cm a n yc o r e si nas o c i no r d e rt or e d u c i n gt h et o t a lt e s tt i m e a n dt o t a lt e s tc o s t , t h et a mo p t i m i z a t i o na n dt e s ts c h e d u l i n gs h o u l db ed o n e a n d t a mo p t i m i z a t i o na n dt e s ts c h e d u l i n gi sat y p i c a ln p - c o m p l e t ep r o b l e m t h el i n e a r p r o g r a m m i n gm o d e la n dr e c t a n g l ep a c k i n gm e t h o da r cd i s c u s s e di n t h i sd i s s e r t a t i o n f o rs o ct a mo p t i m i z a t i o n t h e nav i r t u a lt a mo p t i m i z a t i o nm e t h o db a s e do n l a g r a n g em u l t i p l i e r sw h i c hc a nw o r ke f f i c i e n t l yw h e nt h ew i d t ho ft a m i sl a r g et o r e d u c i n gt h et e s t i n gt i m ea n d t e s tc o s ti sp r e s e n t e di nt h ed i s s e r t a t i o n k e y w o r d s ：s o c t e s ta r c h i t e c t u r e ，t e s ta c c e s sm e c h a n i s m , t e s tt i m e i i 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的 研究成果据我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其 他人已经发表或撰写过的研究成果，也不包含为获得逝鎏盘鲎或其他教育机 构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献 均已在论文中作了明确的说明并表示谢意。 学位论文作者签名：签字日期：年月日 学位论文版权使用授权书 本学位论文作者完全了解逝姿盘堂有关保留、使用学位论文的规定， 有权保留并向国家有关部门或机构送交论文的复印件和磁盘，允许论文被查阅和 借阅。本人授权澎鎏盘茎可以将学位论文的全部或部分内容编入有关数据库 进行检索，可以采用影印、缩印或扫描等复制手段保存、汇编学位论文 ( 保密的学位论文在解密后适用本授权书) 学位论文作者签名：导师签名： 签字e t 期：年月 e 1 签字日期：年月日 学位论文作者毕业后去向： 工作单位： 通讯地址： 电话： 邮编： 浙江大学硕士论文 第1 章绪论 随着集成电路生产工艺的发展，芯片中晶体管的数目一直在按照摩尔定律呈 指数形式增长，即每1 8 个月晶体管数目增加一倍，芯片的集成规模不断增大【1 j 。 由美国n t r s ( 半导体发展技术规划) 给出的v l s i 在进入深亚微米阶段后在特 征尺寸、工作电压等方面的发展趋势可知，目前主流的特征尺寸为0 1 3 u r n ，到 2 0 1 2 年期间的特征尺寸将达到0 0 5 u r n ，即在1 平方厘米的面积上将可以集成1 亿个以上的晶体管，同时单片芯片上可集成的功能单元不断增加，目前已经可以 把系统完整集成在单一芯片上，即s o c 系统芯片实现1 2 j 。 随着集成电路规模的增大，复杂度的提高，测试生成的费用成指数增长，测 试开销在电路和系统总开销中所占的比例不断上升，因此在集成电路芯片设计阶 段，就需要考虑到测试问题，进行可测试性设计例。这是今后集成电路设计的发 展方向。 目前，集成电路的测试技术、设计技术与制造技术已经并称为集成电路的三 大关键技术。如何在最大可能节约成本的情况下保证芯片的高可靠性就是可测试 性设计d f t ( d e s i g nf o r t e s t ) 最关注的问题。 可测性设计的目的，不仅仅是测试矢量的自动生成和故障覆盖率的提高，也 不仅仅是为了某种类型测试设备的需要，其意义在于它以尽可能小的代价获得尽 可能高的测试质量。 s o c 芯片的测试与单功能芯片的测试目的是相同的，都是为了检测出有制造 故障的芯片。对设计人员和铡试人员所提出的挑战是尽量用少的测试成本达到高 的测试覆盖率。另一方面，趋于线性的管脚增长速度使得测试的难度越来越大， s o c 的测试方法已经成为测试领域中的重要问题。本章主要分析s o c 芯片的概 念，以及其测试所面临的主要挑战。 1 1 系统芯片s o c 的概念 所谓的s o c ( s y s t e m o nc h i p ) 是指供应商提供常用或通用电路的核，由a s i c 设计者进行系统级电路的设计。这种单芯片系统可以集成了c p u 、d s p 、存储器 核、r f 、a d 和d a 转换器等模块【3 5 】。s o c 的结构如图1 - 1 所示。 s o c 系统芯片一般具有如下特征：( 1 ) s o c 芯片是一个可以实现复杂功能的 超大规模集成电路( v 】l s l ) ：( 2 ) 硬件电路一般具有一个或者多个微处理器、微 浙江大学硕士论文 控制器或者数字信号处理器，具有可编程功能。( 3 ) 一般在设计过程中大量采用 坤核设计，有效缩短设计周期；( 4 ) 一般采用超深亚微米工艺实现。 图1 - 1 s o c 结构示意图 s o c 芯片的主要特点是高度的复杂性和大量可重复利用的口核。而支撑s o c 设计的主要技术是软硬件协同设计、口设计及其复用、超深亚微米( v d s m ) 设 计技术等。由于高度复杂的系统功能和越来越快的产品更新换代，不允许芯片设 计者一切从零开始，必须借鉴和使用已经成熟的设计为自己的产品开发服务。采 用第三方的口核是s o c 设计的必然。可复用胛核可分为三类：硬核、固核和软 核闱。表1 - 1 给出了三种口核的主要特点比较。 提交形式与实现工艺相关性灵活度 可靠性 软核r t l 描述无关高低 固核 门级网表相关一般 一般 硬核版图相关低低 表1 - 1 三种坤核的特点比较 在了解了以不同形式提交的口核的特性之后，可知利用口核复用的设计方 法能有效的重用电路的逻辑功能和测试功能，有效减少设计时间，缩短设计周期， 加快产品的上市时间( 删，t i m et om a r k e t ) 。在系统芯片s o c 的设计中，为了 提高设计效率和缩短上市时间，复用成熟的设计模块已经成为其设计的必由之路。 目前，采用球核复用技术开发s o c 芯片已经成为最为普遍的设计方法据 i t r s 2 0 0 3 预测，基于i p 复用的s o c 设计将成为未来集成电路设计的主流1 2 1 i p 核复用技术在将来的系统芯片设计中，将会得到更加广泛的应用，对它的研究具 2 浙江大学硕士论文 有现实意义。 1 2s o c 测试面临的挑战 随着s o c 芯片集成规模的不断增大，功能不断增加的同时s o c 芯片的设计 也带来了许多问题，比如制造复杂度的提高、难以散热、功耗巨大、难以测试等。 在这众多的问题当中，测试的棘手性尤为突出。由于芯片的复杂度高并且频率越 来越快。相应就导致了更高的测试复杂度，并且需要更高级的测试仪器设备，而 高性能的测试仪a t e 的价格是异常昂贵的。使用传统的功能狈i 试方法即使采用了 d f r 技术采用扫描链的方式，仍然不能解决测试成本逐渐走向昂贵的趋势。据 d a t a q u e s t 的研究调查表明，测试成本占芯片总体成本的比例正在逐渐加大， 某些s o c 芯片的测试成本竞然要高达5 0 的芯片总成本闭。 s o c 芯片一般采用口核嵌入设计实现，增加了芯片测试的复杂度，使得芯 片的测试问题成为s o c 芯片设计的一个主要瓶颈之一。因此对口核内部的具体 逻辑不了解的系统集成者就希望口核的提供方在提供口核的功能电路的同时提 供足够的预先设计好并且经过验证的测试信息。这样s o c 测试开发人员就可以像 设计重用一样对测试进行复用，从而更加有效得减少s o c 芯片的开发周期。因此， 现在m 核复用技术，不仅仅是电路逻辑的复用，它还包含了口核的测试复用， 有利于简化s o c 的测试问题。口核测试复用不仅包含电路测试逻辑复用，还包 含了测试向量复用。要实现口核的测试复用，主要需要解决的两个根本问题就是， 坤核的测试隔离( t e s ti s o l a t i o n ) 和测试访问( t e s t a c c e s s ) 【9 】。 碑核最终以嵌入到芯片上的形式来实现，而一个片上系统s o c 芯片上一般 需要嵌入多个内核，并可能包含一些用户自定义逻辑u d l ，为了复用i p 核测试 向量，需要在测试过程中对口核进行隔离。测试隔离就是指口核在测试过程中 将内核的输入输出端口与片上其它相连接逻辑( 其他核或u d l 逻辑) 的输入输 出端口相隔离。测试隔离使得口核在测试过程中核与片上其它逻辑不会相互干 扰。即在m 核处于测试状态下时，既可以保证片上其它逻辑干扰口核测试，同 时又可以保证口核的测试响应不至于将片上其它核带入某种危险状态( 比如总线 冲突等等) 。 在s o c 芯片中，通常内核没有直接和s o c 引脚相连，为了测试芯片中内嵌 的口核，需要采用测试访问机制( t e s ta c c e s sm e c h a n i s m ，t a m ) 在测试源，被 测口核和测试宿之间传递测试激励和测试响应。 3 浙江大学硕士论文 总体而言，基于口核设计的s o c 测试方法带来的挑战主要包括以下几个方 面： 1 )内核内部测试 在特征尺寸为1 0 0 r i m 或更小，时钟频率为2 g h z 或更高，电源低于1 2 的条 件下，开发高质量且相对测试成本较低的内核测试遇到了强有力的挑战。传统的 故障模型以及相关的测试生成手段已不能适应和满足内核的测试要求，诸如噪声 测试、信号延迟测试以及信号干扰耦合测试等，均变得更加重要旧 2 )内核测试知识传递 目前，整个芯片测试开发，无论在时间上还是在地方上均分散进行，因此要 求有关的内核测试信息从内核提供者传递给内核用户。这些信息包括内核内部可 测试性设计、测试模式和相应的测试协议、故障覆盖率、测试码数据等。 3 )嵌入式内核的测试访问 内核一般嵌入在s o c 芯片中，没有与s o c 外部引脚直接相连。而对内核进 行测试，必须在内核端口进行定义，需要一个测试访问机制连接测试源( 芯片外 a t e 设备或芯片内b i s t ) 到内核输入端，反之，需要连接内核的输出端到测试宿 ( a t e 或b i s t ) 。 4 )s o c 测试集成和优化 s o c 测试的整个开销应该包括复用l p 核、用户自定义逻辑u d l 以及它们之 间的互连逻辑。在建立s o c 测试时，系统芯片集成者面临许多优化争端，如测试 质量和电路面积，性能、功耗以及测试成本之间的权衡。 s o c 芯片的测试方法趋于复杂之外，对s o c 的测试成本也是十分昂贵。s o c 测试的昂贵体现在： ( 1 ) 芯片的规模不断增长，门数与引脚数之比急速攀升，这样就限制了测试 机对芯片内部的访问。 ( 2 ) 芯片速度不断加快，包括芯片内部逻辑和高速i ，0 。 ( 3 ) 更多的模拟电路模块。 ( 4 ) 更多与速度有关的故障，不全是s t u c k a t 故障类型。 ( 5 ) 需要更长的测试时间，更多的测试引脚。 同时，用于大规模集成电路测试的高端测试机的成本是激增的，如果测试仪 的探头管脚增长一倍的话，其存储容量要增长数倍，系统带宽也相应增长，控制 器变得更加复杂，测试仪的价格就高速增长，i c a t e 目前已经非常昂贵( 大于$ 1 ， 4 新江大学硕士论文 0 0 0 ，0 0 0 0 0 ) 。测试成本已经是芯片总体成本中不能忽略的一环【切。 对于大规模的s o c 芯片而言，测试机成本主要包括以下两个部分【3 】： 1 )显式测试成本( 即购买一台新的a t e 设备，即固定资本支出) ：复杂 的芯片的测试往往需要昂贵的高端a t e 设备的支持，比如高频通道， 多p i n 口，大存储深度以及针对模拟和射频电路的一些特殊性能。由 于旧的中低端的a t e 设备经常无法满足芯片的测试功能，所以有大量 的投资用于a t e 设备的更新换代。 2 )隐式测试成本：大规模s o c 芯片的测试需要大量的测试序列来保证内 核到达较高的故障覆盖率。因而单芯片位于昂贵a t e 设备上的测试时 间增加，对批量芯片的测试时间的影响很大，使用a t e 设备的时间变 长，增加了测试成本。此外，这将增加芯片的t u n e t o - m a r k e t 时间， 降低利润。 由上述可知，减少显式测试成本的一般途径是，尽量避免投资新型昂贵的a t e 设备，而利用分期租赁的a t e 设备。采用现行的a t e 设备的性能来满足s o c 测 试需求的方法，主要有测试数据压缩技术，响应压缩以及减少测试引脚等1 1 7 1 1 2 5 1 。 所有这些方法都是为了能够使用现在的a t e 设备来完成s o c 的测试工作。当然， 由于s o c 芯片的功能和测试需求上的不断增长，在将来对新一代，更昂贵的高端 a t e 设备的投入是无法避免的【2 7 l 。 另一方面，减少测试的隐含成本。即如果购买了新型的昂贵的a t e 设备，就 要充分、有效地利用a t e 设备的资源。一旦已经拥有一台昂贵的a t e 设备，对 于全速功能测试、高速i o 测试，通过有效利用设备有效的资源来减少隐含成本 是十分有效的，相比利用旧的a t e 设备能获得更好的测试时间。这也意味着要能 够充分利用a t e 高速数据通道和管脚资源使得s o c 的测试时间缩短到最小，这 样可以利用a t e 设备在同一时间内测试更多芯片。 如今的s o c 芯片的设计在测试方面所花的时间和费用可能要比实际功能电 路开发更多，导致产品成本升高，甚至丧失商机。要使新的i c 设计具有全面可测 试性的唯一途径就是开展早期r t l 可测试性分析，并综合运用内部扫描、b i s t 、 边界扫描技术以及其他新的d f t 技术，以提高测试的故障覆盖率，缩短设计周期， 加快产品的上市速度。由此可见，在s o c 设计的设计阶段就考虑芯片的测试问题， 故障覆盖率、测试时间以及测试成本等，将有效的降低测试成本，降低芯片的开 发成本，是将来的s o c 设计的必由之路。 总之，随着测试成本的不断提高，测试已经成为s o c 设计和制造中主要瓶颈 之一。通过对s o c 芯片进行测试规划，正确应用相关的可测试性技术，可以有效 的减少测试成本和较大的提高故障覆盖率以及提高测试效率。因而，针对s o c 开 5 浙江大学硕士论文 发相应有效的可测试性设计策略是十分有价值的研究工作。基于球核的s o c 可 测试性设计是s o c 技术中非常关键的问题。 1 3 基本s o c 测试结构 为了解决s o c 芯片中口核测试的问题，许多研究者提出了各种各样的策略。 其中应用较广泛和最为典型的是文献【7 】提出的通用测试访问结构，如图1 - 2 所示。 图1 2 中c u t 是被测电路。该测试结构由以下四个部分组成：测试源、测 试宿、测试访问机制t a m 和测试环( t e s tw r a p p e r ) 。s o c 芯片中的模块测试普 遍采用简单的测试访问、测试环来减少测试时闻。 图1 - 2 采用测试环和测试访问机制的s o c 测试示意图 一般为了便于进行模块测试，嵌入式内核利用测试环设计将内核与周边逻辑 隔离，并能够通过s o c 芯片的f o 口进行测试访问；再通过测试访问机制设计将 测试向量通过测试源( s o u r c e ) 输入c u t 被测内核( c o r e u n d e r t e s t ) ，并将测试响 应从c u t 输出到测试宿( s i n k ) 。下文将具体介绍以上测试结构组成部分的基本 工作机理。 1 3 1 测试源和测试宿 测试源是测试嵌入式口核所需要的激励源；测试宿则是收集口核的测试输 出并完成测试响应分析，即将得到的测试响应结果与期望的响应进行对比，如果 一致，就认为被测电路是无故障的；如果不相一致，则说明被测电路存在某种故 障嘲。测试宿又称为测试响应分析器。 测试源和测试宿可以是片外的自动测试设备( a t e ) ，如图1 - 3 ( a ) 所示；也 可以是片上电路，比如内建自测试b i s t 电路，如图1 - 3 ( b ) 所示。当然，也可 6 浙江大学硕士论文 以是两个的结合，即测试源是片外a t e ，测试宿是片上b i s t 电路等等其他情况【柏l 。 际 同1i同ii 掣 曰曰i 协艇生成游斌矢量 同冈l _ _ _ j 冈i i 撂 曰曰f 图1 - 3s o c 测试结构的组成 ( b 嬲结构 1 3 2 测试访问机制 在s o c 芯片中，由于内核一般没有直接与s o c 外围引脚相连，因此为了在 测试设计中能够对嵌入到芯片中的口核的状态进行可控制和可观测，需要采用测 试访问机制( t e s t a c c e s sm e c h a n i s m ，t a m ) 在测试源，被测口核和测试宿之间 传递测试激励和测试响应，其示意图如图1 4 1 7 1 1 9 1 1 1 4 1 。测试访问机制( t e s ta c c e s s m e c h a n i s m ，t a m ) 作为测试数据传输的通路，其利用率决定着测试的效率，所 以有大量的研究集中在t a m 的优化调度上 再胃 测试访问机制t a m 型拒描 图1 4 系统芯片测试中t a m 机制的作用示意图 t a m 测试访问机制的设计需要在t a m 的传送能力( 带宽) 和测试数据施加 时间之间进行权衡。t a m 带宽由测试激励源和响应分析器的带宽( 比如a t e 设 备的带宽) 以及t a m 的实现面积来确定。提供较大的带宽的t a m 具有较好的测 7 浙江大学硕士论文 试数据传送能力，但它需要占用较大的芯片面积。如果测试激励源和响应分析器 是来自片外朋限，则t a m 带宽实际上由可供复用的芯片功能引脚的数目来确定 【阍。 测试访问机制的设计可以提高口核的测试复用性，以及提高a t e 设备的利 用率。采用优秀的测试访问机制，可以有效缩短测试时间，降低测试成本，具有 良好的现实意义。 一般t a m 结构主要分为两类，一类是基于总线的，典型的例子为t e s tb u s 、 t c s t r a j l 和c a s b u s ，这些都将在第二章中作比较详细的介绍和分析；还有一类 是基于网络的【删。在测试访问机制t a m 的研究方面，也已经提出了各种各样的 访问策略，其中包括多路器访问策略，层次化边界扫描策略，核透明化 ( t r a n s p a r e n c y ) 策略和专用测试总线策略等1 3 3 1 。其中，基于总线的t a m 策略的 使用最为广泛，本文将在第二章中详细展开t a m 测试访问机制的基本原理以及 主要方法。 1 3 3 测试环 m 核外的测试环( t e s tw r a p p e r ) 是环绕嵌入式内核的一个“薄层”，它形成 了被测婵内核与测试访问机制t a m 、其它芯核以及s o c 的用户自定义逻辑u d l 之间的接口。测试环不仅实现片上核与核之间的测试隔离，而且还为内核提供了 测试数据的传送通道。该结构的工作原理以及目前的相关研究将在第二章中详细 展开。 1 4 论文的研究重点和章节安排 s o c 设计是集成电路设计的发展方向之一。解决s o c 芯片的测试方案问题 是一项非常急迫的课题。鉴于s o c 芯片的测试成本之高，所以降低其测试成本的 研究是非常具有现实意义的。 s o c 的测试结构主要有三部分组成测试源宿，测试访问机制t a m 以及测试 环。为了降低测试时间，对各个部分的优化都有相应的技术，这些都会在论文中 逐一论述。 本文的研究重点是对测试访问机制的研究，如何确定测试访问机制的宽度和 相应的划分，尽可能的使用a 豇! 设备的高频引脚来测试芯片，减少单芯片的测试 时间。提出了一种基于带宽匹配的t a m 机制，虚拟t a m 机制来提高内核测试数 8 浙江大学硕士论文 据的传输速度从而减少测试时间的一种测试结构。 在确定了s o c 测试访问机制对其的优化和测试调度也是不可避免的。通过优 化和测试调度可以进一步优化设计，提高带宽分配合理性，进一步减少测试时间。 文中也提出了一种适用于带宽较大情况下的一种测试调度方法。 本文在绪论中讨论了集成电路的发展情况和$ o c 测试面临的挑战和其基本的 测试结构，介绍了如何降低s o c 测试成本的方法。在第二章提出了s o c 测试的 通用结构以及需要解决的三个核心问题，测试环设计，t a m 测试访问机制的设计 和优化以及测试调度问题。对这三方面的工作机理，研究状态进行了介绍和分析。 在第三章中，对基于i p 核复用的s o c 系统芯片的可测试性设计结构进行了详细 的分析和介绍。在第四章中，提出了一种新的测试访问机制虚拟t a m 来降低s o c 测试的隐含成本，给出了其算法理论和实现。第五章将本文提出的虚拟t a m 结 构和拉格朗日系数测试调度算法在1 t c 0 2 基准电路上进行了实验，并得到了相关 的实验数据，与其它算法进行比较，分析其结果。 9 浙江大学硕士论文 第2 章s o c 芯片测试结构 当口核被嵌入到系统芯片中后，其输入输出端口也被嵌入到芯片中。原本可 测的端口就失去了原有的可控制性和可观测性，而变得不可测。如何通过芯片的 外部引脚来访问和测试各个口核就是s o c 测试需要解决的核心问题【刎。 s o c 芯片的测试结构设计的核心是口核的测试复用。而作为口核测试复用 关键的测试环一一用于完成口核的隔离和测试数据通道，也是交付给对口核内 部逻辑熟悉的口核提供方来设计。由口核提供方参考一定的标准，如i e e ep 1 5 0 0 中对w r a p p e r 设计的规范来设计相应的测试环。以标准的格式提交给s o c 系统集 成者使用。因此，从s o c 系统集成者的角度看来，s o c 芯片的设计过程中，芯 片测试结构的设计主要是指片上测试访问机制t a m 和芯片测试控制器的设计。 本章首先介绍了s o c 与s o b 测试的区别，并介绍典型的s o c 测试结构和基 本设计，需要解决的核心问题，并提出较常用的解决策略。 2 1s o c 与s o b 测试的区别 目前，s o c 系统芯片设计技术发展很快，许多功能复杂强大的芯片都采用 s o c 方法设计。与s o c ( s y s t e mo nc h i p ) 这个概念相对应的是传统系统设计中 的s o b ( s y s t e mo nb o a r d ) 的系统集成方法。 传统的系统设计一般由若干个p c b ( p r i n tc i r c u i tb o a r d ) 组成，称为板级系 统s o b ( s y s t e mo nb o a r d ) ，每个p c b 均由若干分立器件组成，如图2 - 1 所示。 图2 1 板级系统s o b 示意图 板级系统设计主要分为两个部分：分立元件提供者和系统集成者 4 0 1 。其中分 1 0 浙江大学硕士论文 立元件提供者负责芯片设计、制造和测试，然后将所设计的芯片作为分立器件直 接向市场销售；而系统集成者的工作是完成系统的整体设计、组装以及整个系统 测试。集成者从市场上购买需要的分立器件，将各个分立器件组装在一块或多块 p c b 上，最后对系统进行测试。在板级系统设计中，通常假定各分立器件是经测 试无故障的。因此，板级系统测试就将限制在对各分立器件之问的互连以及系统 整体功能的测试上。板级系统设计的集成者不需要知道各分立器件的实现细节， 而只需要知道它们的性能和引脚功能，从而大大方便了系统实现。板级系统最大 的优点是，单个分立器件可以直接拔插( p l u g a n d - p l a y ) ，这使得系统设计变得非 常简单；而当前的系统芯片s o c 非常类似于s o b ，它也希望能够达到s o b 系统 的直接拔插，不过在s o c 芯片中板级系统中的分立器件被换成了可复用的口核， 如图2 2 所示。 图2 - 2 系统芯片s o c 示意图 与s o b 板级系统相类似，s o c 片上系统设计也可以分成两个部分，口核提 供者以及s o c 集成者。m 核提供者负责设计验证坤核，而系统集成者需要从口 核提供者手中购买妒核，然后将它们集成为一个系统。然而，口核与s o b 中分 立器件有着极大的不同。口核总是以某种描述的形式而不是成品的形式从口核 提供方传递给系统集成者，这样的核的提供者不能像分立器件一样完成口核的制 造测试。口核的制造测试只能在s o c 设计完成并被制造出来后，才能进行测试。 所以对于口核制造测试的工作只能由系统集成者来完成。s o c 与s o b 两者的不 同如图2 - 3 所示【棚l 。由图2 - 3 可知，s o c 的测试问题又可以分为核级测试问题和 芯片级测试两个问题【1 。 浙江大学硕士论文 i c 设计 与测试开发 i c 制造 t i c 测尊i i s o b 设计 与测试开发 s o b 制造 s o b 测试 内核设计 与测试开发 s o c 设计 与测试开发 s o c 制造 ls o c 测试 图2 - 3 s o b 与s o c 开发流程对比 由上面的分析可知，s o c 设计的难点之一就是s o c 的测试问题。上一章中， 已经给出了s o c 测试的基本结构，包括测试源宿、测试环、测试访问机制四个 部分。而对于该基本结构的设计主要需要解决三个子问题是s o c 的测试访问机 制，内核的测试环设计和测试调度问题，其需要解决和考虑的方面如图2 - 4 所示。 图2 - 4s o c 测试设计需要考虑的问题 1 2 浙江大学硕士论文 下面针对以上三个子问题分别进行分析和介绍，阐述在s o c 测试中分别起到 的作用和工作原理，以及目前的研究情况。 2 2 测试环基本结构 2 2 1 测试环结构介绍 当口核被集成到s o c 芯片之后，原本可测的端口就失去了原本的可控性和 可观性，而变得不可测试。如何通过s o c 系统芯片的输入输出引脚来访问嵌入的 各个口核的输入输出端口，是s o c 测试必须解决的问题。 在第一章图1 2 中就给出了口核测试复用的基本测试结构。由该图可知测试 环( t e s t w r a p p e r ) 就是存在于口核与t a m 测试访问机制之间的一个“薄层”，为 i p 核提供方和s o c 集成者之间传递相关的测试信息【1 1 】【1 9 1 。通用的测试环结构示 意图如图2 5 所示。图中m t p i 0 ：2 】，m t p o 0 ：2 为并行t a m 输入输出端口，直接 连接到芯片测试访问机制上。a f 0 ：4 1 ，z o ：4 1 为核功能输入输出端口，测试环单元 直接加在这些功能输入输出端口上，图中以小方块表示。( s c a n e n a b l e ) 为测试 模式下的动态扫描允许信号，s t p i ，s t o p 为串行指令扫描输入以及输出，w c 0 ：6 1 为测试环控制信号，它一般由芯片级测试控制器给出。 w 1 0 ：6 1 图2 - 5 测试环结构示意图 1 3 浙江大学硕士论文 对于口核而言，测试环一般都具有以下四种工作模式： 1 ) 正常功能模式。 正常功能模式又称为非测试模式，在这种模式下，测试环用于连接内核与外 围电路，内核的功能操作数据不作任何更改地通过测试环，使内核完成芯片正常 的功能，测试环逻辑则处于透明状态。 2 ) 核扫描测试模式。 在核扫描测试模式下，芯片的t a m 被连接到核测试环端口并将测试激励传送 到核的输入端口；测试环观测核输出端口的测试响应并通过片上t a m 将其传送 到响应分析器上 3 ) 核测试复位模式。 在核测试复位模式下，芯片上其他口核处于扫描测试模式，而被测内核自身 则处于测试复位状态，以便不影响那些被测试核进行测试。 4 ) 互连测试模式。 在互连测试模式下，各口核应该处于测试复位模式，而芯片通过t a m 和各 口核测试环向核和核之间的互连施加测试激励并观测响应。 由上可知，测试环为芯片内核提供在正常的功能模式和各种测试模式之间进 行切换的功能。某些测试环设计除了以上所述的几种必备模式之外，还可配置其 它几种可选模式，比如利用分离模式( d e t a c hm o d e ) ，以断开内核与其外围( 如 t a m 间) 的连接；利用旁路模式( b y p a s sm o d e ) ，不经过内核测试数据通道，以 加快测试等。 带有测试环单元的口核测试如图2 - 6 所示。图2 - 6 中，路径1 表示芯片将测 试激励由测试总线加载到测试环单元中并将测试激励传送到口核输入端口，而路 径2 表示测试环单元捕获( c a p t u r e ) 测试响应并将它传送到测试总线上。 测试总线 图2 - 6 疋核以及互连测试示意图 1 4 浙江大学硕士论文 将大量的口核集成在一起形成系统芯片s o c 过程中，在口核之间不可避免 要增加一些用户自定义逻辑u d l ( u s e rd e f i n e dl o g i c ) 。测试环设计不仅可以单 独测试各个口核，还可以测试核与核之间的互连，如图2 - 6 所示。路径3 表示芯 片通过测试总线将激励传送到测试环单元并将激励加载到u d l 输入端口上；路 径4 表示测试环单元捕获u d l 输出端口的响应，并将它传送到测试总线上。 在测试环的设计过程中还应注意测试环扫描链的平衡问题，因此芯片的测试 时间由最长的扫描链所用的测试时间所决定，其处理方法的基本原理如图2 7 所 示 w r a p p e ra c a n c h a m 2 ( 1 ) 未平衡扫描链 c 2 ) 平衡扫描链 图2 - 7 测试环扫描链的平衡处理 图2 - 7 ( a ) 中未进行扫描链平衡处理，其中s c a n c h a i n l 长度为4 ，s c a n c h a i n 2 长度为1 4 ；而图2 - 7 ( b ) 中进行扫描链平衡考虑后的扫描链长度为s c a n c h a i n l 、 为1 0 ，s c a n c h a i n 2 为8 ，比图c a ) 中最长链少了4 个寄存器，能够减少测试时 间。因此在构造测试环扫描链时，应尽量考虑各条链的长度平衡问题。 由以上的分析可知，测试环电路的存在主要作用如下：1 、为功能通道和通过 t a m 测试通道提供切换；2 、为芯核的内测试和外测试提供切换。目前主要的测 试环结构有以下几种。 文献【1 1 】中提出了一种称为“测试外壳”( t e s ts h e l l ) 的内核测试环结构。测试 外壳主要由三部分组成：1 ) 测试单元( t e s tc e l l ) ，为内核的每一个终端，提供 可控制性和可观察性；2 ) ( 可选的) 旁路寄存器( b y p a s sr e g i s t e r ) ，它使t a m 1 5 浙江大学硕士论文 可以旁路内核和内核外的测试环；3 ) 测试控制模块( t e s tc o n t r o lb l o c k ，t c b ) ， t c b 具有级联特性，由移位和更新寄存器组成，通过几个必备的t c b 位片，也 可加入附加的位片来控制内核测试模式。 还有一种内核外测试环称为钡4 试包t e s tc o t l a r 【1 2 l ，它的t a m 基于测试总线构 建，测试环除无旁路模式外，其余特性与测试外壳相同，这使得在任一时刻，测 试总线只供某一芯核专用。这两种结构的测试效率都较低。 i e e ep 1 5 0 0 中对s o c 中职核测试环作出了专门规约，使得该设计具有通用 性。作为口核测试复用关键的测试环一般包含在口核设计中，由i p 核提供方通 过标准格式将测试信息传递给s o c 集成者，可以较好的解决口核提供方和s o c 集成者之问相独立后测试信息的交互问题。 2 2 2i e e ep 1 5 0 0 与c t l 介绍 i e e ep 1 5 0 0s e c t ( t h es t a n d a r df o re m b e d d e dc o r et e s t ) 协议是i e e e 制定的 面向嵌入式内核测试的可配置性结构和一些指导性规范，使得m 核提供方和s o c 集成者之间对于口内核测试的问题得到更好的解决，该标准并不对芯片内部测试 方法或可测试性设计方法进行标准化，也不涉及系统级集成电路的集成( 如测试 激励源和测试响应器的类型和t a m 等) 和优化问题。目前许多的嵌入式内核的 测试方案都支持i e e ep 1 5 0 0 测试协议。 p 1 5 0 0s e c t 主要由两个部分组成，m 核测试环以及核测语言c 】 l ( c o 佗t e s t l a n g u a g e ) 。下面就介绍一下两者的基本内容。 2 2 2 1p 1 5 0 0 测试环结构简介 根据p 1 5 0 0 协议，对一块s o c 芯片的测试结构大致如图2 8 所示。 图2 - 8 据p 1 5 0 0 协议对s o c 测试的基本结构示意图 1 6 浙江大学硕士论文 图2 8 中，c o r e l 和c o r e 2 的m 核级的测试单独完成，并可以得到标准的数 据和格式。用户自己开发t a m ( t e s t a c c e s sm e c h a n i s m ) ，然后根据嵌入式内