（电路与系统专业论文）基于伪路径优化的关键路径精确时序研究.pdf

上海大学预：l 学位论文 摘要 半导体工艺水平的飞速提高使当今集成电路的发展进入到深亚微米时代，随 着集成电路的设计规模越来越大、复杂度越来越高，而产品上市的周期却越来越 短，在这种情况下设计时就必须考虑更多因素的影响，尤其是时序验证变得越来 越关键，那么在传统a s i c 设计流程中使用繁杂的电路仿真进行制造前的时序验 证已不切实际，取而代之的是基于静态时序分析的时序终止法。静态时序分析一 个重要目的就是采用穷尽分析法来保证对芯片性能起决定作用的电路关键路径 时序收敛，即确定关键路径及其精确延时信息，本文通过两个方面对静态时序分 析中关键路径问题的相关技术进行研究与分析：伪路径的检测与去除和关键路径 搜索与精确延时信息修正算法。 本文一方面采用目前主流的电路分析拓扑结构有向无环路图研究时序 电路中延时无关逻辑伪路径的检测方法，并且提出一种快速、简便有效的方法去 除已经检测到的所有此类伪路径，以减小后续静态时序分析的复杂度；另一方面 对于经典逻辑单元延时模型进行全面分析，结合单元逻辑功能和输入信号过渡时 间这两个参数对于逻辑单元延时的影响，设计出一种广度与深度相结合的新颖延 时信息修正算法，来改善已经得到的电路关键路径延时信息，提高静态时序分析 的精确度，更好地指导后端布局布线工作。 本文所研究的技术已经在国家高技术研究发展计划子课题“叠加图文信息 于标准模拟视频信号用v a ci p 标准化与产业化”项目中得到很好地验证，其中 在v a ci p 设计的静态时序分析过程中加入以上两个独创性的算法，明显改善了 设计中部分特殊功能路径的静态时序分析结果，为设计出性能更好的芯片打下良 好基础。 关键词：静态时序分析、关键路径、延时无关逻辑伪路径、 单元延时模型、单元逻辑功能 v 上海大学硕士学位论文 a b s t r a c t w i t ht h ei n c r e a s i n gc o m p l e x i t ya n dt i g h tt i m e - t o - m a r k e ts c h e d u l e so ft o d a y si c p r o d u c t ，m o r ea n dm o r ea s p e c t ss h o u l db et a k e ni n t oc o n s i d e r a t i o n ，e s p e c i a l l yt i m i n g v e r i f i c a t i o ni sb e c o m i n gk e yp o i n to fa s i cd e s i g n t h ed y n a m i cs i m u l a t i o nw i t h c i r c u i ts i m u l a t o r sf o rv e r i f y i n gt h et i m i n gc o r r e c t n e s si sn o tp r a c t i c a lu n d e rd e e p s u b _ m i c r o n ( d s m ) d e s i g n s n o w a d a y s ，s t a t i ct i m i n ga n a l y s i s ( s t a ) ，w h i c hi sav e r y p o w e r f u lt e c h n i q u e ，i s u s e d c o m m o n l y f i n d i n g t h ec r i t i c a l p a t h ，i n c l u d i n g d e t e r m i n a t i o no f c i r t i c a lp a t ha n dc o m p u t a t i o no f d e l a yt i m ei n f o r m a t i o n ，i so n eo f t h e m o s ti m p o r t a n tp r o b l e m si ns t a t i ct i m i n ga n a l y s i s t h er e s e a r c ho fr e l a t e dt e c h n i q u e s a b o u tc r i t i c a lp a t hi sd i v i d e di n t ot w op a r t s ：1 d e t e c t i n ga n dr e m o v i n gc e r t a i nf a l s e p a t h 2 t h ea l g o r i t h mo fs e a r c h i n gc r i t i c a lp a t h a n dc o r r e c t i n gi t sd e l a yt i m e i n f o r m a t i o na c c u r a t e l y t h i st h e s i si n v e s t i g a t e st h ea l g o r i t h m sa b o u ts t a t i ct i m i n ga n a l y s i so nt h eo n e h a n d ，an e ws i m p l ea n de f f e c t i v e m e t h o df o rd e t e c t i n ga n dr e m o v i n gd e l a y i n d e p e n d e n tl o g i c a lf a l s ep a t hi sp u tf o r w a r dt or e d u c et h ec o m p l e x i t yo fs t a t h i s m e t h o di sb a s e do nt h ep o p u l a rt o p o l o g yf o rc i r c u i ta n a l y s i sc a l l e da c y c l i cg r a p h o n t h eo t h e rh a n d ，an o v e la l g o r i t h mf o rc o r r e c t i n gc r i t i c a lp a t h sd e l a yt i m ei n f o r m a t i o n i sa d v a n c e dt oi m p r o v et h ep r e c i s i o no fs t a t h i sa l g o r i t h m ，w h i c ht a k e sl o g i c f u n c t i o no fg a t e sa n dt r a n s i t i o nt i m eo fi n p u ts i g n a li n t oa c c o u n t ，r e p r e s e n t st h e a d v a n t a g eo fb f sa n dd f s t h et e c h n o l o g yd i s c u s s e di nt h i st h e s i si sa p p l i e di nt h en a t i o n a l8 6 3s u b p r o j e c t “t h es t a n d a r d i z a t i o na n di n d u s t r i a l i z a t i o no fv a ci p ”t h es t a ，p l u st w oo r i g i n a l a l g o r i t h m s ，h a si m p r o v e dc o n s i d e r a b l yt h er e s u l t so fs o m es p e c i a lt i m i n gp a t h sa n d h a sl a i das o l i df o u n d a t i o nf o ri c sb e t t e rp e r f o r m a n c e k e y w o r d s ： s t a ，c r i t i c a lp a t h ，d e l a yi n d e p e n d e n tl o g i c a lf a l s ep a t h ， d e l a ym o d e l ，l o g i c i a lf u n c t i o n v i l 海大学硕士学位论文 原创性声明 本人声明：所呈交的论文是本人在导师指导下进行的研究工作。 除了文中特别加以标注和致谢的地方外，论文中不包含其他人已发表 或撰写过的研究成果。参与同一工作的其他同志对本研究所做的任何 贡献均已在论文中作了明确的说明并表示了谢意。 签名：醚日期：圭：! ! 本论文使用授权说明 本人完全了解上海大学有关保留、使用学位沦文的规定，即：学 校有权保留论文及送交论文复印件，允许论文被查阅和借阅；学校可 以公布论文的全部或部分内容。 ( 保密的论文在解密后应遵守此规定) 签名：三盟导师签名：壁丝重：垄日期： 1 删j 亏一，。 i 二晦大学硕士学位论文 1 1 引言 第一章绪论 如今电子产品几乎到了“无孔不入”的地步，世界上各行各业，各个领域都 有电子产品的应用需求，正是这一巨大的需求市场，推动着集成电路产业的飞速 发展。作为集成电路产业的基础，这些年来半导体工艺技术一直在得到迅速提高。 集成规模按照摩尔定律每三年集成度增长四倍，最小特征尺寸缩小3 0 ，而芯片 尺寸每年提高1 2 。但当半导体工艺进入深亚微米后，原有的e d a 设计技术受 到了很大的挑战，主要表现在以下三个方面“”： 1 ) 连线上的延时迅速上升，将导致原有设计中时序不收敛 当特征尺寸大于0 6 h m 时，电路的延时主要集中在门级单元的延时上，如果 门延时占系统延时7 0 以上，则依据门延时完成综合优化与时序仿真后，由版图 综合反标回来的延时对系统延时的影响很小，后模拟通常可以一次通过。但当特 征尺寸进一步缩小，不难想象进入到0 3 5 9 m 、o 2 5 9 m 甚至更小以后，连线延时 将占系统总延时的7 0 以上，而延时参数的分布又直接取决于版图的具体实现， 按照原有的e d a 流程”，每进行一次逻辑优化，都需要重新进行版图综合，而 新的版图综合结果又产生不同的延时分布，最终将导致设计的时序目标无法实 现。 2 ) 电路的功耗、时钟分布及系统可靠性等方面带来一系列的新问题 特征尺寸缩小后，最直接的好处就是可以在同样的面积上集成更多的器件， 但这又必然导致单位面积上的功耗迅速提高，从而给系统运行的可靠性带来了影 响。同时，特征尺寸的缩小又直接体现在互连线的宽度越来越细，它一方面使得 电流密度迅速加大，容易导致电迁移现象的产生；另一方面随着设计频率的提高， 更小的连线间距还会给系统引入串扰嘲和噪声( 非线性效应) ；再一方面，对于时 序电路而言，时钟线总是分布在整个芯片上，小的连线尺寸导致单位长度上的电 阻提高，这就给时钟同步带来很大困难，严重时可以导致系统崩溃。 3 ) 需要新的器件模型与更大的设计容量 器件尺寸缩小后，原有的器件模型也必须加以修正，以保证仿真计算结果的 上海大学硕：f ：学位论文 可信度，与此相适应，还必须用新的方法来完成分布参数的提取。更精确的模型 自然导致更多参数产生，再考虑设计规模越来越大，这两方面都将使得设计过程 所产生的数据量越来越庞大。因而在要求更高性能硬件支持的同时，必须对设计 算法等方面进行改进和提高。 图1 1 深亚微米a s i c 设引流栏 面对深亚微米设计带来的挑战，设计者们纷纷提出新的设计技术及流程以改 进原有的e d a 工具，如整体布局规划技术、低功耗设计技术“3 以及专用的时钟 布图工具等，但这些技术的提出仅仅解决了部分设计问题。如前所述，对于今天 的深亚微米设计来说，时序收敛是一个非常棘手的问题，因此，准确的时序验证 变得比以前更为重要。以s p i c e 为代表的传统动态时序分析，即仿真，有两个 局限性：1 ) 仿真需要大量的计算，并且随着晶体管数目的增加，计算量呈超线 性增长；2 ) 很难找出一组完备的输入矢量去激活电路中延时最长的路径，即关 上海大学硕十学位论文 键路径。鉴于这两个局限性，动态时序分析不能直接对目前高达百万门以上的深 亚微米c m o s 数字集成电路芯片进行全芯片时序分析与验证。取而代之的是基 于静态时序分析”3 s t af s t a t i ct i m i n ga n a l y s i s ) l 拘序终j l ( t i m i n gs i g n o f t ) 法。图 1 1 表示深亚微米工艺下新的a s i c 设计流程，可以看到代码设计综合出门级网 表后要进行一次静态时序分析，而布局布线产生出物理层网表后也要返回来做静 态时序分析，基本采用两次静态时序分析来保证电路设计的时序收敛问题，充分 体现出静态时序分析在设计流程中占有非常重要的地位。 1 2 国内外静态时序分析理论研究概况 目前市场上主流的静态时序工具有s y n o p s y s 公司p r i m e t i m e 、c a d e n c e 公司的 p e a r l 等等，他们的基本算法已经比较成熟，功能也相对比较完善：支持重收敛扇 出”3 ( r e c o n v e r g e n tf a n o u t ) ，它能够确保对真实的组合最小最大延时传播值进行恰 当的余量分析( s l a c ka n a l y s i s ) ；模式分析功能。1 允许用户定义端口或引脚上的常量 值，有效地将分析限定于特定的工作模式，在全芯片分析中，这个功能对于隔离 故障区域或者通过测试逻辑验证时序非常有用；某些时序分析工具可以用测试仪 器作兼容性检查，以便把器件测试仪的约束条件恰当地加入到分析准则中。 静态时序分析将要分析的电路抽象为有向无环路图，这个图是以各种延时为 边的权重，以电路基本存贮单元为节点，并不考虑电路的逻辑功能，因此那些原 本并不具备逻辑功能的连接也可能被作为时序分析的一条路径给予计算和检查， 这些路径就称为“伪路径”。伪路径“”的出现妨碍了用户确定真正的关键路径， 从而导致时序验证效率的降低，因此利用特定的约束减少最终路径报告中伪路径 的数目也是时序分析软件的主要工作任务，然而由于电路自身信号流的复杂性和 搜索算法的局限性，伪路径的出现总是难以避免，所以关键路径的最终确定还是 需要用户人工仔细分析路径报告。那么如何自动确定并去除电路中的伪路径就成 为s t a 工具所要攻克的第一道难关。 为了支持目前最复杂的设计，现代s t a q - 具提供了各种功能：首先要支持无 约束的复杂时钟域，一般来说，这些时钟具有多频率、多相位和多波形的特点； 另外，由于门控时钟是低功率设计中的一种标准技术，因而确保恰当的时序波形 上海大学硕士学位论文 边沿就非常重要，它可确保时钟门不产生畸变的边沿。与其它时钟没有明确关系 的异步时钟设计却极具挑战性，所以如果更好验证异步电路“”成为s t a 工具所要 攻克的第二道难关。 虽然目前的主流算法已经比较成熟，研究将十分艰难，但是国外许多学者还 是针对以上两点不理想之处，分为两方面对其进行研究：确定性静态时序分析 ( d e t e r m i n i s t i cs t a ) 算法和统计静态时序分析( s t a t i s t i c a ls t a ) 算法。 一方面，早期用于验证数字集成电路的静态时序分析方法研究都是针对确定 性静态时序分析并且基于路径列举。”( e n u m e r a t i o n ) 的算法。虽然目前这些基本的 算法都已经比较成熟，改进的空间并不是很大，但是国外研究人员针对以上两道 难关还是做了大量的工作，而国内有些专家也已经在某些方面取得了一定的突 破，总体上现在国内外的研究主要集中在设计中串扰和时序异常“”两个方向。串 扰问题是工艺在o ，3 5 t m 以下后晶体管本身固有的，所以比较难解决。首先研究 人员提出一种在晶体管级避免容性噪声耦合的方法“，属于较早关于这个主题的 有效研究；然后串扰的分析模型被改进了“，不但有容性噪声还加上感性耦合， 那么它的精确度就提高了，有更好的实用价值；而到了目前最先进的研究，分析 的模型更加精确“，甚至在原来只考虑无环电路的基础上对有反馈的时序电路也 作了必要的研究，所以这个算法从精度来说是比较好的，当然也相对来说最复杂 了。时序异常也一直是研究的热点问题，因为静态时序分析是不考虑电路的逻辑 功能的，所以这方面的问题尤为突出，它又可以分为伪路径问题和组合环路反馈 问题两类。早期有一种名为g r a s p ”的算法，其核心思想为列举出所有时序路 径并且计算每条路径的最大、最小和平均延时，然后根据这些数据分析电路中的 关键路径并且决定整个芯片的时序问题：后来，还有一种r a s ”是采用与信号 流反向的顺序来追踪设计中的时序路径的，也就是说它的起始分析节点为内部时 序单元的数据输入端或设训的基本输出端，而终端节点恰恰为设计的基本输入端 口或内部时序单元如寄存器、锁存器的时钟输入端，所有被列举的路径都被用来 寻找最坏情况下的延时，这样比较容易发现电路中的伪路径；而最近的研究“”1 则探讨了使用深度优先算法的优势，它是用来验证同步时序电路的时序收敛，首 先计算时钟路径的延时，然后计算数据路径的延时，通过两相比较来确定设计中 是否有建立时间或者保持时间的违反，目前的主流工具中也基本采用这种数据结 4 上海大学硕士学位论文 构，它的好处是简单快速；还有一种方法是在大规模的s o c 设计中快速而有效 的伪路径去除流程算法“，它需要增加存储空间来辅助完成，目前也没有很好的 实际应用，不过思想和前景都被看好。对于组合逻辑的回环电路，采用双向的路 径去代替电路中的环路反馈“”，这样增加了很多处理过程，不过准确性可以提高。 而本文不对这种电路进行讨论，所以别的关于回环的研究也不再做介绍。 另一方面，i c 设计业内一直在讨论一种新的时序分析算法，那就是统计静 态时序分析o “。在工艺不断提高的情况下，设计流程包括e d a 工具的算法也必 然随之发生翻天覆地的改变，很多新的因素要被考虑进去，所以在国际上已经流 行的9 0 n m 甚至6 5 n m 和4 5 n m 工艺下，统计时序分析是9 0 n m 、6 5 n m 版图设计 工程师设计时必需的工具，而对于前端设计工程师在4 5 n m 工艺时也必须用这个 分析，因为在可变性设计时代，统计时序分析工具能够使芯片性能和良品率达到 最大化，而工具不是返回一些简单的数字，而是生成概率分布、灵敏度图形和良 品率曲线。它能够告诉设计人员在一定频率范围内设计能达到的良品率水平，或 者预测在工艺变化情况下将会导致的最差性能，所以国外专家学者对于此问题有 很多讨论，基本可以分为基于模块、基于路径和增量统计三个主要方面。学者们 首先研究的是基于路径的简单s s t a 算法汹，它将基本逻辑单元用高斯分布进行 建模，仅仅考虑电路中的门延时分布，并不涉及互连线延时计算，这样比较方便， 但是精度不高，适合基础研究；后来又有比较复杂的s s t a 算法“”被提出，它也 是基于路径进行分析，但是要考虑各条功能路径延时分布的相关性，提高分析的 精确度，但是却增加了算法的复杂度；最新的研究成果是将基于模块和基于路径 分析结合起来“，并且运用延时分布的数值范围对整个电路进行研究，可以把两 种分析方法的好处都用到算法中，但是也显得较复杂，实现起来比较困难。当然 还有一些其他的理论研究，但是都仅仅停留在理沦阶段，综上所述，对于统计静 态时序分析算法研究虽然国际上很热门，但是从目前来看难度很大。不过据最新 报导”“，i b m 公司已经领先全球各大e d a 软件提供商率先开发出了商用增量统 计时序分析工具e i n t i m e r ，但目前e i n t i m e r 仅仅用在i b m 内部设计流程中，具 体面向国际市场的时间还不确定。除此之外，m a g m a 和新创立的公司e x t r e m ed a 也随后宣布计划发行统计静态时序分析工具，所以这是未来深亚微米工艺下时序 分析的主流，必然会让国外甚至国内投入更多力量进行研究与开发。 上海大学硕士学位论文 1 3 课题来源及意义 本课题针对国家高技术研究发展计划( 8 6 3 计划) 子课题“叠加图文信息 于标准模拟视频信号用v a ci p 标准化与产业化”研究静态时序分析中“伪路径 的检测与去除”和“关键路径搜索与精确延时信息修正”两个相关方面。因为目 前对于静态时序分析e d a 算法方面的研究国内还处于刚刚起步阶段，所以a s i c 设计所用到的软件基本都由国外如s y n o p s y s 、c a d e n c e 和m e n t o rg r a p h i c 等著名 软件公司提供，虽然也有如九天这样的国内e d a 工具，但是在性能上和那些顶 尖公司的还存在很大差距，现在也很少被设计者使用。为了推动国内a s i c 设计 水平高速发展，必须要有自己的e d a 产业与之配套，所以应该逐渐跟上国际的 步伐，在各种配套软件的算法和实现方面做更多研究，争取早日开发出核心技术 属于中国的优秀设计e d a 工具。正是在这样的背景下，项目组开展了此国家8 6 3 计划，在运用p r i m e t i m e 工具对v a ci p 进行静态时序分析实践的基础上通过对 成熟的市场主流算法分析，同时对关键路径延时信息确定的两个方面做相应的研 究与处理，结合设训中的部分特殊时序路径进行验证分析，以期望能够减少深亚 微米a s i c 设计中的反复，提高项目完成的效率。本课题除了能够更好地指导 v a ci p 设计实现外，还对静态时序分析e d a 算法流程进行讨论与分析，这仅仅 是探索性的，也希望在这个方面能够与各位专家学者多多探讨。 1 4 研究的创新技术 静态时序分析一个重要目的就是保证对芯片性能起决定作用的电路关键路 径时序收敛，即确定关键路径及其精确延时信息，本文的研究工作分为伪路径 的检测与去除和关键路径搜索与精确延时信息计算两个部分，因为研究表明这两 个部分是相辅相成、互相影响、互相关联的，所以针对上述两点具体的创新技术 如下： 1 ) 采用目前主流的电路分析拓扑结构一一有向无环路图”“( d a g ：d i r e c t e d a c y c l i cg r a p h ) g = ( v , e ) 研究电路中的延时无关逻辑伪路径检测方法，并且在检测的 同时以有向无环路图为基础提出了一种快速、简便有效去除此类伪路径的流程步 上j f 蕾大学硕士学位论文 骤，这样可以减小部分特殊路径的静态时序分析复杂度。 2 ) 采用经典的逻辑单元延时模型“，对于已经存在的延时算法流程进行分 析，并且结合单元逻辑功能和输入信号过渡时间这两个参数对于逻辑单元延时的 影响，设计出一种广度与深度相结合的新颖延时计算方法，在关键路径搜索中改 善它的延时信息，以提高部分特殊逻辑单元延时分析的精确度，指导后端布局布 线工具设计出性能更佳的a s i c 芯片。 3 ) 在研究的国家8 6 3 计划子课题“叠加图文信息于标准模拟视频信号用v a c i p 标准化与产业化”中采用业界标准的静态时序分析工具软件p r i m e t i m e 并且结 合上述两个独创性的算法流程对此设计进行静态时序分析实践应用，达到并希望 超出预期的要求。 1 5 本文的章节安排 本文基于叠加图文信息于标准模拟视频信号用v a ci p 的设计实现，研究静 态时序分析中确定关键路径及其精确延时信息的e d a 算法流程，并将改进后的 理论运用到v a ci p 实际静态时序分析中改善其结果分析报告，更好地完成从前 端到后端的过渡与衔接，具体章节如下： 第一章绪论。介绍国内外关于静态时序分析理论研究的最新成果以及课题 的来源和意义，明确本文的创新点及组织结构。 第二章伪路径的检测与去除技术研究。从简单介绍静态时序分析入手到全 面分析时序异常的一种形式伪路径，重点研究在a s i c 设计中检测和去除延 时无关逻辑伪路径的方法流程，以减小部分特殊功能路径静态时序分析的复杂 度。 第三章考虑精确延时的关键路径修正研究。以经典单元时序模型为对象， 介绍静态时序分析中关键路径搜索算法的发展过程，并结合单元逻辑功能和输入 信号过渡时间对逻辑单元延时的影响，设计出一种广度与深度相结合的新颖延时 计算方法，在关键路径搜索中改善它的延时信息，以提高部分特殊逻辑单元延时 分析的精确度。 第四章静态时序分析在v a ci p 设计中的应用与研究。介绍v a ci p 整体设 计流程，详细分析结合伪路径检测去除和关键路径搜索与精确延时信息修正算法 上海大学顶士学位论文 后用s y n o p s y s 公司软件p r i m e t i m e 进行静态时序分析的实施与结果。 第五章总结与展望。对论文所做的研究工作做了总结，提出了进一步深入 研究的发展方向。 上海大学硕士学位论文 第二章伪路径的检测与去除技术研究 静态时序分析现在已经成为了深亚微米a s i c 设计中一个必不可少的环节， 上章主要对国内外关于此方面的最新研究成果做简单介绍，从本章开始将具体研 究静态时序分析中一些基本理论，并且逐步阐述作者的创新思想，以及在实际应 用中的价值体现。 2 1 静态时序分析简介 2 1 1 静态时序分析的基本原理 静态时序分析是将整个设计分解为不同时序路径的集合，每条路径都有一个 起点和一个终点。时序路径的起点只能是设计的基本输入端口或内部时序单元如 寄存器、锁存器的时钟输入端；时序路径的终点则只能是内部时序单元的数据输 入端或设计的基本输出端“。图2 1 中用箭头标出了四条时序路径，分别代表了 以下四类： 图2 1 静态时序分析过程中定义的时序路径 1 ) 路径1 ：基本输入到时序单元的数据输入端； 2 ) 路径2 ：内部时序单元时钟输入端到下一个内部时序单元数据输入端； 3 ) 路径3 ：内部时序单元的时钟输入端到基本输出端； 4 ) 路径4 ：基本输入端到基本输出端； 静态时序分析的一个重要目的是发现使芯片时序失效和对芯片性能起决定 上海大学硕士学位论文 作用的电路关键路径，保证以上所有的路径都满足内部时序单元对建立时间和保 持时间的要求。它采用穷尽分析方法，提取出整个电路存在的所有时序路径，计 算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要 求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。在 工作过程中，静态时序分析的内容包含以下三个步骤： 1 ) 把设计分成不同的时序路径集合： 2 ) 计算每条路径的延时信息； 3 ) 检查所有路径的延时，分析时序约束是否可以满足。 静态时序分析所要做的主要检查包括以下内容： 1 ) 建立时间和保持时间检查； 2 ) 门控时钟检查； 3 ) 数据恢复和数据移除检查。”3 ； 4 ) 时钟脉冲宽度检查。 这些检查大致可以分为三类：对时序单元的检查，对时钟的检查，对组合逻 辑的检查。在这些检查中，大部分都比较易于理解，下文着重分析一些基本的时 序路径约束检查。 信号的到达时间，简称a t ，表示实际计算得到的信号到达逻辑电路中某一 时序路径终点的绝对时间之和。它等于信号到达某条路径起点的时问加上信号在 该条路径上的逻辑单元间传递延时的总和。 要求到达时间，简称r a t ，表示电路正常工作的时序约束要求信号到达逻辑 电路某一时序路径终点处的绝对时问。 时间余量，简称s l a c k ，表示在逻辑电路的某一时序路径终点处，要求到达 时间与实际到达时间之间的差，s l a c k 的值表示该信号到达得是否太早或太晚。 1 ) 寄存器的建立和保持时间检查 s t a 对寄存器做建立时间检查目的是确保数据在时钟的有效沿之前到来，如 图2 2 所示，数据到达时间不能太晚，它必须满足：数据到来的最晚时间小于等 于时钟有效沿最早到来的时间减去寄存器固有的建立时间。根据上面这个条件， 可以得到时序路径时间余量的计算公式： s l a c k = r a t a t = ( 时钟有效沿最早到来的时间一寄存器固有的建立时间) 一 l 海大学硕士学位论文 数据到达的最大延迟时间f 2 1 1 s t a 对寄存器保持时间的检查，其目的是保证数据在时钟的有效沿后能够稳 定并保持足够长的时间以使时钟能够正确地采样到数据。同样如图2 2 所示，这 主要是保证数据不会到达太早，数据到来的最早时间大于等于时钟有效沿最迟到 来时问加上寄存器固有的保持时间。由上面这个条件可以得到保持时间余量的计 算公式： s l a c k = a t r a t = 数据到达的最早时间一( 时钟有效沿到达的最晚时间+ 寄存 器固有的保持时间)( 2 2 ) 如果两个s l a c k 中任何一个为负，就说明建立时间或保持时间不满足设计要 求，要对约束条件进行改进：如果出现了建立时间不满足的问题，我们可以加快 数据传送或是延迟时钟到来；如果出现保持时间不满足的问题，我们则需要加快 时钟或是延迟数据。 ! 立上升沿 1 m l 、 差弋立。 i ， 1 i 保持捕捉沿 f f 2 01 0 2 0 图2 2 建立保持时间检查示意图 2 ) 同步时序电路周期检查 同步时序电路。“3 中的各种操作都要受到时钟信号的控制，设计者既要保证电 上海大学硕士学位论文 路工作频率尽可能高，又要保证电路在特定情况下工作可靠。图2 2 也代表一个 基本时序电路，参数如下： t c q , t c q m i n 分别是寄存器f f l 和f f 2 最大和最小传输延时； t s , t h o l d 分别是寄存器f f l 和f f 2 的建立时间和保持时间； t c 0 。，t c 。曲分别是组合逻辑的最大和最小延时。 在理想的情况下，时钟相位没有偏移，为了保证电路的正常工作，必须保证 数据在一个时钟沿触发，经过f f l 和组合逻辑的延时，在下一个时钟触发沿前到 达f f 2 ，并且保证f f 2 有足够的建立时间。对时钟周期的约束公式为： t i 。+ t 。+ ( 2 3 ) 同时，f f 2 寄存器采样数据还要求数据有足够的保持时间，也就是f f 2 要求的保 持时间要小于f f i 和组合逻辑的最小延时，约束关系如公式： “。“ 单元延时表 在此模型中，单元延时即为本章开头定义的单元传输延时，一般为输入电平 的5 0 到输出电平的5 0 之间的时间差。在深亚微米工艺阶段，延时不但与输 出端负载有关，而且与输入信号的过渡时间有关，因此单元延时表必须表示成两 维，一维表示输出端负载的采样，另一维表示输入波形过渡时间即斜率的采样， 图3 3 的数据为采样点处进行s p i c e 模型模拟得到的延时值。表格模式如下： * t e m p l a t e * d e 】35 5 v a r i a b l e1 ：i n p u tn e tt r a r t s i t i o n v a r i a b l e2 ：t o t a lo u t p u tn e tc a p a c i t a n c e i n d e x1 ：0 0 2 0 00 5 0 0 01 0 0 0 02 0 0 0 0 3 0 0 0 0 i n d e x2 ：0 0 2 0 00 1 2 0 00 3 0 0 0 0 6 0 0 01 ，2 0 0 0 d e l45 5 v a r i a b l e1 ：i n p u tn e tt r a n s i t i o n v a r j a b l e2 ：t o t a lo u t p u tn e tc a p a c i t a n c e i n d e x1 ：0 0 2 0 00 5 0 0 01 0 0 0 02 0 0 0 0 3 0 0 0 0 i n d e x2 ：0 0 1 5 00 0 9 0 0 0 2 2 5 0 0 4 5 0 00 9 0 0 0 图3 3 新加坡c h a r t e r e d 公司0 3 5 p m 工艺厍部分单兀延时表 传输( p r o p a g a t i o n ) 表和过渡( t r a n s i t i o n ) 表 在此模型中，总延时被人为地分解成传输延时和过渡时间两部分，并分别用 延时表描述其规律。由于这两部分随工艺、温度、电压等外界因素变化的规律存 在着差异，因此这种分解有助于提高描述延时的精度。 d t o n i = d p m p a g a t i o n + 聃m ( 3 7 ) 式3 7 中，d t 0 b l 表示总延时( n s ) ，通常定义为输入端跳变沿的5 0 到输出端相应 跳变沿的5 0 的时间，即本章开头定义的传输延时；d m p a g 。表示传递延时( n s ) ， 通常定义为输入端跳变沿的5 0 至t j 输出端相应跳变沿的1 0 ( 上升沿) 或9 0 ( 下 i 二海大学硕：l 学位论文 降沿) 的时间；d 。表示过渡时间( n s ) ，通常定义为输入端跳变引起的输出端相应 跳变沿1 0 ( 上升沿) 或9 0 ( t - 降沿) 到5 0 的时间，如图3 4 所示： 输出波形卜一1 + 1 髂砖 p 一一叫 图3 4 传播延时和过渡延时示意图 传输表和过渡表同样也为二维表，其表示形式与单元延时表完全一致。 3 ) 查表模型中延时的计算方法 延时表构建以后，我们就可通过该表获得所有状态下的延时值，通常的计算 过程如下：对延时表某个采样点处的延时可直接使用，其他情况下要通过插值算 法来计算延时，具体能达到的精度有赖于采样点的合理性以及所用的插值算法。 只要采样点较为合理，采用一般的多项式插值算法就能取得较好的延时结果。延 时的一般插值计算方法如图3 5 所示， 图3 5 查表模型延时的插值计算 其中三维坐标分别表示为x ：输入端波形的过渡时间( n s ) ，y ：输出端负载值( p f ) ， z ：延时值，计算公式为： z = a + b * x + c 4 y + d + x 4 y ( 3 , 8 ) 上海大学硕士学位论文 系数a ，b ，c ，d 可通过g a u s e s 消元法得到。上式的本质是对目前未知的延时真正 计算公式进行泰勒展开，并取其二阶近似作为延时值。为了提高精度，查表模型 还能采用三阶以上的近似，当然相应的采样点数和插值计算的代价都会增加。 上述计算得到的同样是缺省条件下的延时值，在一般情况下必须对结果进行 修正，如下： ，( s c a l e d ) 2 一m 一( m w ) + m o n ( s c a l e d ) d ( 曲d ) = d + ( 1 + p + k p ) 4 ( 1 + ，+ k ，) 4 ( 1 + ，4 k ，) 、 式3 9 中+ 表示p r o p a g a t i o n 或者t r a n s i t o n ，其它参数请参考kf a c t o r 模型的相关 部分。 4 ) 延时表的种类 为了得到准确的静态时序分析，我们必须具备足够的时序信息，因此单元时 序表中应包括多种类型，具体如下： 单元上升( c e l l _ r i s 曲：输出为上升沿的单元延时 上升传递( r i s e _ p r o p a g a t i o n ) ：输出为上升沿的传递延时 上升过渡m s et r a n s i t i o n ) ：输出为上升沿的过渡时问 单元下降( c e l l _ f a l l ) ：输出为下降沿的单元延时 下降传递( f a l lp r o p a g a t i o n ) ：输出为下降沿的传递延时 下降过渡( f a l l _ t r a n s i t i o n ) ：输出为下降沿的过渡时间 每条延时弧可以有传递延时表或单元延时表，但不能都有，同时必须有过渡 延时表。另外，每个延时表可以通过以下六个变量中的一个到三个查找： i n p u tn e tt r a n s i t i o n o u t p u t _ n e t _ l c n 群h t o t a l _ o u t p u t _ n e tc a p a c i t a n c e r e l a t e d o u t t o t a l _ _ o u t p u t _ _ n e t _ c a p a c i t a n c e o u t p u t _ n e tt ) i n _ c a p o u t p u t _ n e t _ w i r e _ c a p 有了这些时序信息，设计者就可以根据它们的数值对于电路中的关键路径进 行分析和计算，以确定最长延时路径来决定芯片工作所能达到的最高时钟频率。 上海大学硕：匕学位论文 3 2 关键路径搜索算法演进分析 3 2 1 基本简单搜索法 在静态时序分析中，根据上节所说的时序模型，查找关键路径的基本方法是 广度优先查找法“( b r e a d t h f i r s t s e a r c h ) ：从输入端开始，每个信号在某一节点的 最新到达时间由它从所有输入节点出发的到达时间决定。这个最新到达时间然后 朝着最先输出端传送，在每一个输出端，能获得信号的最新到达时间以及相应的 关键路径。如果最长路径不满足设计者限定的时序要求，然后时序冲突就会被发 现。反之，如果最长路径能满足该时序要求，那么其他的路径也必定满足设计的 时序要求。因此通过计算传输节点的最新到达时问，s t a 穷举设计中的所有路径 而实现对整个芯片的时序验证。 从第二章已经可以知道，为了研究方便，通常将实际的电路转化为图的拓扑 结构，比如一个组合逻辑电路可以用一个有向无环路图g = ( v ，e ) 表示：图中的每 个顶点v v 是电路中门的管脚，而e 则是反映这些管脚之间延时大小的边的集 合。每条边都有个权重，反映互连线延时与以这条边作为输入线的单元端口到端 口延时的和。建立这样一个d a g 后，物理电路节点之间的信号传输情况便可以 通过图中的v 和e 来描述。通过搜索图中延时最长路径可以得到电路中最长或“临 界”路径。如果此路径延时超过设计允许范围，则电路可能工作不正常，需要设 计者重新修改电路或降低时钟频率。下面以最简单的有向图拓扑结构来分析基本 简单搜索算法的思想。如图3 6 所示，a 、b 、c 为三个源节点，f i n 做汇聚节点， d 和e 代表了中问节点，按照定义 酬3 6 基本电路利它的有向图表示 上海大学硕：i ：学位论文 在上图中，右边的有向图为左边电路转换而成，电路由三个源触发器，一个 终触发器和三个组合逻辑门构成。按照前文中的定义，图3 6 中a d 的权值等于 a 1 a2 的互连线延时加上a 2 a 3 的单元延时。有向图中，所有源点到单汇聚 点最长路径的“基本拓扑方法”如下：每个节点保存一个值v ，表示所有源节点 到本节点的最大延时( 源节点的v 值为o ) 。当一个节点的所有扇入节点的v 值 都计算出来后，本节点的v 值可以用下式计算 a v = m a x ( b i v + d ( b i - - a ) ) ( 3 1 0 ) 式3 1 0 中，a 表示本节点，a v 表示a 节点v 值，b 表示a 节点n 个扇入节点中的第 i 个，d ( b i - - a ) 表示a 和b 。两节点间有向边的权值。可以用一个递归的方法来表 示上述过程，算法程序伪指令如下： m a x d e l a y ( a ) i f ( a 是源节点) a v = 0 ； e l s e w h i l e ( 遍历a m 扇入节点b i ，b l b 。) m a x d e l a y ( b i ) ； i f ( b v + d ( b i - - a ) a v ) a v = b i v + d ( b 一 a ) ； ) ) 3 2 2 经典延时模型下的改进搜索法 源点的最大延时为0 得到b i v 寻找最大的延时 在电路的实际分析与设计中，考虑了输入信号的过渡时间对延时的影响后就 不象上面理想情况下所晓的那么简单了，而前面也提到大部分i c 制造厂商在提供 的库文件中都会以表格形式给出逻辑单元延时关于输入信号t r a n 的曲线，以及其 输出信号t r a n 关于输入信号t r a n 的曲线。在0 6 i t m t 艺以上的设计中，由于互连线 延时相对于逻辑单元延时来说微乎其微，所以通常直接把上一级输出信号过渡时 间直接作为本级的输入信号过渡时间或者干脆不考虑互连线延时。但是在0 3 5 1 a m 以下的深亚微米工艺的设计中，互连线因素变得越来越重要，所以不得不考虑信 上海大学硕= i ：学位论文 号的过渡时间经过互连线后的变化。互连线模型主要有集总r c 模型，分布r c 模 型和分布r l c 模型等。下面以互连线分布式r c 模型为例加以说明： v o u c 的t r a n 主要由图3 7 中分布电容的充放电引起。如果v i n 酐j t r a n 变大，输入信号 的爬升减缓，则输出信号的爬升也将减缓，v 。的t r a n 变大。在一般情况下，互连 线上输出端的t r a n 是关于输入端t r a n 的增函数。 v i n v o u t 1 r 一1 工工丁工 图3 7 分布r c 网络 互连线本身的延时用经典的e l m o r e 模型4 7 1 定义，它并没有以t r a n 作为参量，所以 将其视作与t r a n 无关的常数。下面仍以介绍基本算法的简单模型来描述，从中抽 取一部分分析，如图3 8 所示， d e l a va c 之8 nc l d e l a vc d c t r a nc ，；r a nc 2 d e l a yb c d 图3 8