（计算机应用技术专业论文）系统芯片soc测试数据压缩方法研究.pdf

系统芯片s o c 测试数据压缩方法研究 摘要 微电子技术的迅速发展促进了系统芯片( s o c ) 的出现，并由此将集成电路带入 了一个新的发展时期。由于s o c 采用的是以复用i p 芯核为主的设计技术，因而既能 加快开发进度，又能提高系统整体性能。但随着s o c 集成i p 核数目的增多，功能越 来越复杂，s o c 的测试数据量也随之急剧增加，其测试访问也变得更加困难，进而也 就为s o c 的测试带来了更大的挑战。对此，本论文围绕s o c 测试数据压缩问题展开 了研究。 编码压缩技术作为测试数据压缩方法的一个重要分支，已被广泛采用。本文分析 了一些典型的编码技术，虽然压缩效率比较高，但存在解压非常复杂的问题。针对这 个问题，本文提出了变长一定长的距离标记编码压缩方法，这种方法不仅数据压缩效 率高，而且通讯协议简单，解压电路硬件开销小。 本文提出的距离标记压缩方法，首先根据测试集无关位较多的特点，采用多扫描 链相容压缩预处理测试数据，实现多扫描链测试数据的共享。对应多扫描链相容压缩 的解压硬件成本极小，只需一组扇出线，但它所获得的测试数据压缩率却很可观。 测试向量的生成算法决定了测试集具有相邻向量之间不同数值位较少的特征，采 用基于差分向量的编码压缩方法可以达到较高的数据压缩率。因此使用基于差分向量 的距离标记法编码预处理后的测试数据，可以进一步提高数据压缩率。该方法比其他 类似的编码方法最大的优势是它的码字是定长的，这就大大降低了解码的复杂性。 此外，本文也探讨了多核并行测试问题，提出了直接合并测试集的方法。先采用 多扫描链相容压缩预处理总测试集，接着使用改进的距离标记法压缩测试数据。测试 应用时总线广播测试数据到各个被测芯核，从而实现多核的并行测试。与其他相似的 多核并行测试机制相比，本文提出的并行测试方案具有压缩效率高，解压易实现的突 出优点。 关键词：系统芯片、测试数据压缩、多扫描链相容压缩、距离标记压缩方法 t h er e s e a r c ho nt e s td a t ac o m p r e s s i o no fs y s t e m o n - a - c h i p ( s o c ) a b s t r a c t t h er a p i dp r o g r e s si nm i c r o - e l e c t r o n i ct e c h n o l o g yp r o m o t e st h ea d v e n to f s y s t e m o n a - c h i p ( s o c ) ，w h i c hb r i n g si n t e g r a t ec i r c u i t ( i c ) i n t oan e wp e r i o do f d e v e l o p m e n t t h ed e s i g no fs o cm a i n l y a d o p t s t h e t e c h n i q u eo fr e u s a b l e i n t e l l e c t u a l p r o p e r t y ( i p ) c o r e s ，s o i tc a na c c e l e r a t et h ep r o c e s so fd e v e l o p m e n ta n d i r e p r o v et h es y s t e mp e r f o r m a n c e h o w e v e r , 谢mt 1 1 ei n c r e a s ei nt h en u m b e ro fi pc o r e s i n t e g r a t e d ，a n di t sf u n c t i o nb e c o m i n gm o r ec o m p l e x ，t e s td a t av o l m n eg r o w sq u i c k l y , t e s t a c c e s si sa l s om o r ed i f f i c u l t a 1 1t h ec a s e sp o s et h em o r ec h a l l e n g e sf o rs o ct e s t t h i s d i s s e r t a t i o nm a k e sr e s e a r c hi nt e s td a t ac o m p r e s s i o no fs o c a ni m p o r t a n tb r a n c ho fc o m p r e s s i o nm e t h o di st oe n c o d et e s td a t aa n dt h a ti su s e d w i d e l y t h ed i s s e r t a t i o na n a l y s e sd e c o m p r e s s i o no fs o m et y p i c a lc o d es c h e m e sa r ev e r y c o m p l i c a t e d ，a l t h o u g ht h e i rh a v eh i 曲c o m p r e s s i o nr a t i o s od i s t a n c e - m a r k i n gm e t h o di s p r o p o s e di nt h ed i s s e r t a t i o n w h i c hi sav a r i a b l e t o f i x e d l e n g t hc o d es c h e m e n o to n l y c o m p r e s s i o nr a t i oo ft h em e t h o di sh i g h b u ta l s oc o m l t l u n i c a t i o np r o t o c 0 1i ss i m p l ea n d d e c o m p r e s s i o nh a r d w a r eo v e r h e a di sl o w d i s t a n c e - m a r k i n gc o m p r e s s i o nm e t h o dp r o p o s e di n t h i sd i s s e r t a t i o nf i r s t l ye m p l o y s c o m p a t i b l ec o m p r e s s i o no fm u l t i p l es c a nc h a i n st op r e t r e a tt e s td a t ab a s e do nt h ec h a r a c t e r t 1 1 a tt h e r ea r ei o t so fd o n tc a r eb i t s i nt e s ts e t t b ed r e t r e a t m e n ta c h i e v e st h et e s td a t a s h a r i n go fm u l t i p l e s c a n c h a i n s c o r r e s p o n d i n gd e c o m p r e s s i o nc o s to fc o m p a t i b l e c o m p r e s s i o no fm u l t i p l es c a nc h a i n si s1 i t t l e w h i c ho n l yn e e d sas e to ff a no u tl i n e s b u t c o m p r e s s i o nr a t i oo f t h ep r e t r e a t m e n ti sc o n s i d e r a b l e a l g o r i t h mo ft e s tp a t t e r ng e n e r a t i o nd e t e r m i n e st h ec h a r a c t e rt h a tt h e r ea r eaf e w d i 航r e n tb i t sb e t w e e na d j a c e n tt e s tp a t t e r n si nt h et e s ts e t m 曲c o m p r e s s i o nr a t i oc a l lb e a c h i e v e di fc o d es c h e m eb a s e do nd i f i e r e n c cs e q h e n c ei su s e d d i s t a n c e m a r k i n gm e t h o di s ac o d es c h e m eb a s e do nd i f i e r e n c es e q u e n c e s ot e s td a t ac a nb ec o m p r e s s e df u r t h e ri f d i s t a n c e m a r k i n gm e t h o di su s e dt oc o d et e s td a t aa f t e rt h ep r e t r e a t m e n t c o m p a r e dt oo t h e r s i m i l a rc o d es c h e m e s ，t h ep r e d o m i n a n c eo ft h ed i s t a n c e m a r k i n gm e t h o di st h a ti t sc o d e s a r ef i x e d ，w h i c hr e d u c e sc o m p l e x i t yo f d e c o m p r e s s i o ng r e a t l y m e a n w h i l e ，t h ed i s s e r t a t i o na l s od i s c u s s e st h ep r o b l e mo fc o n c u r r e n tt e s tm e t h o df o r m u l t i p l ec o r e s t h ea p p r o a c ht h a tt e s ts e t sa r em e r g e dd i r e c t l yi sp r e s e n t e d a f t e ru s i n g c o m p a t i b i ec o m p r e s s i o no fm u l t i p l es c a nc h a l n st op r e t r e a tt h em e r g e dt e s ts e t , m o d i f i e d d i s t a n c e m a r k i n gm e t h o di su s e dt oc o m p r e s st e s td a t a d u r i n gt e s ta p p l i c a t i o nt e s td a t ai s b r o a d c a s t e dt oe v e r yc o r eu n d e rt e s tb yb u s ，t h e r e b yi m p l e m e n f i n gc o n c u r r e n tt e s to f m u l t i p l ec o r e s c o m p a r e dt os a m et y p eo fc o n c u r r e n ts c h e m e s ，t h ep r o p o s e dm e t h o dh a s o u t s t a n d i n ga d v a n t a g es u c h a s h i g hc o m p r e s s i o nr a t i o a n d e a s yi m p l e m e n t a t i o n o f d e c o m p r e s s i o n k e yw o r d s ：s y s t e m o n - a c h i p ，t e s td a t ac o m p r e s s i o n ，c o m p a t i b l ec o m p r e s s i o no fm u l t i p l e s c a nc h a i n s ，d i s t a n c e m a r k i n gc o m p r e s s i o nm e t h o d 插图清单 图1 1 集成电路设计能力危机 图1 2 芯片的制造成本与测试成本 图2 1b i s t 结构 图2 2 基于测试源的划分技术测试结构 图2 3s o c 测试压缩结构原理图一 图2 - 4 静态压缩 图2 5 哈夫曼编码树 图2 - 6g o l o m b 码编码表 图2 7f d r 码编码表 图2 - 8f d r 码解压电路 图2 - 9 基于c s r 的解压结构 图2 1 0 度数为4 的l f s r 图2 1 1 基于折叠计数器重新播种的测试结构 图3 1 扫描触发器结构 图3 - 2 执行一个测试向量的时序 图3 3 扫描设计实例 图3 - 4 多扫描链测试结构 图3 5 输入精简实例 图3 - 6 多扫描链的相容压缩 图3 7 相容压缩的解压 图3 8 相容关系图实例 图3 - 9 重排相容压缩后的测试集 图3 1 0 距离标记法压缩测试数据 图3 1 1 测试向量排序实例 图3 1 2 并行输入解压电路方框图 图3 1 3f s m 状态转移图 图3 1 4 串行输入解压电路方框图 图3 一1 5f d r 码f s m 状态转移图 图4 i 包含6 个核的s o c 测试时间示意图 图4 2 包含6 个核的s o c 简单调度后的测试时间示意图 图4 3 测试集的合并 图4 - 4 扫描树测试结构 图4 5 测试集的相容合并 图4 - 6 共享广播结构 图4 7 测试集的直接合并 图4 8 改进的距离标记法 图4 - 9 多核并行测试解压电路图 1 9 1 1 1 3 1 4 1 6 1 7 1 7 1 8 1 9 1 9 2 l 2 2 2 3 2 4 2 4 2 5 2 6 2 6 2 7 2 8 2 9 3 l 3 2 3 2 3 3 3 4 3 7 3 7 3 8 3 8 3 9 4 0 4 l 4 2 4 2 表格清单 表2 - l 哈夫曼编码表1 6 表2 2 四位折叠计数器生成时序2 1 表5 - 1 多扫描链相容压缩后的扫描链数4 4 表5 2 相容压缩后测试集的大小4 5 表5 3 解压所需的c s r 的长度4 5 表5 - 4 距离标已法与混和码方法比较4 6 表5 - 5 距离标记法与参考文献 5 4 方法比较4 6 表5 - 6 多核测试数据压缩结果4 7 表5 7 改进的距离标记法压缩结果4 8 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。据我所 知，除了文中特别加以标志和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果， 也不包霄为获得金筵至些太堂或其他教育机构的学位或证书而使用过的材料。与我一同工作 的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。 学位论文作者签字：孑静签字日期：年，月叩日 学位论文版权使用授权书 本学位论文作者完全了解金鲤王些盍堂有关保留、使用学位论文的规定，有权保留并向 国家有关部门或机构送交论文的复印件和磁盘，允许论文被查阅或借阅。本人授权盒目王些盍 ! l 可以将学位论文的全部或部分论文内容编入有关数据库进行检索，可以采用影印、缩印或扫 描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后适用本授权书) 学位论文作者签名：于葛 签字日期：碱年r 月习日 学位论文作者毕业后去向 工作单位 通讯地址 电话 邮编 导师签名 獬目 签字日期豳衫皋，月拥 致谢 本论文的研究工作是在导师梁华国教授的悉心指导下完成的。导师渊博的 知识、敏锐的洞察力以及富有启发性的建议，为论文的最后完成起到了关键性 的作用。导师严谨的治学态度和一丝不苟的工作作风，必将对今后的学习和工 作产生深远的影响，令我受益终身。同时导师作为一名长者，平日的谆谆救诲， 和蔼可亲的关怀和鼓励，也定当让我终身难忘。在此，我谨向导师表示最诚挚 的敬意和由衷的感谢! 同时，我要深深地感谢本研究室欧阳一鸣副教授、易茂祥副教授、陈田讲 师、黄正峰等老师，他们为作者的学习和科研提供了许多无私的支持与帮助。 感谢方祥圣、胡志国、刘军和李扬等硕士研究生，与他们良好的合作与讨论， 开阔了作者的思路，同时也正是在他们的通力协作下，才使作者得以顺利地完 成各项科研课题。 此外，我还要感谢合肥工业大学计算机与信息学院的各位老师和院系领导 对我的帮助和支持。 作者：于静 2 0 0 6 年5 月 1 1s o c 测试概述 第一章绪论 随着微电子技术的迅速发展，芯片集成度的显著增加，使得原来要由多个 芯片才可以实现的复杂系统被集成在单个芯片上成为可能，从而促进了系统芯 片( s y s t e m o n a c h i p ，s o c ) 的出现。系统芯片一方面不仅能够缩小系统的体 积、降低成本，满足市场对小型化、低功耗设备的要求，还可以减少板级系统 芯片问的互连延迟时间，进而提高整个系统的性能；另一方面更为突出的是它 能够通过复用大量具有自主知识产权( i n t e l l e c t u a lp r o p e r t y ，i p ) 的芯核，缩短 开发周期，加快产品上市时间。尽管s o c 技术为集成电路的设计带来了诸多优 点，但同时也为如何有效地测试这些越来越复杂的s o c ，带来了更大的挑战。 1 1 1 芯片设计规模 集成电路制造工艺的进步使芯片上晶体管的数量按照摩尔定律增长，预计 将在2 0 1 0 年达到百亿数量级。如图1 1 所示，每十二个月，芯片的集成度就可 提高5 8 ，而设计能力只能提高2 1 1 1 ，导致芯片制造能力与设计能力的差距 越来越大。为了减小制造与设计之间的差距，必须采用新的设计方法学：通过 复用已经过验证的电路功能模块，加上一些自定义逻辑以及胶合逻辑，来构成 整个芯片设计，使芯片设计周期大大缩短。当一块基于电路功能模块复用的单 一芯片能实现一个完整的复杂系统时，该芯片就被称为系统芯片。而那些可复 用的经过验证的电路功能模块，则被称为i p 核。由于复用i p 核可快速构建系统， 因此基于i p 核的s o c 设计方法一经提出，就得到了集成电路设计商、电子设计 自动化厂商和无晶圆半导体公司的热烈响应。 蹬 卜能力危撬( i t r s1 9 9 7 图i 1 集成电路设计能力危机 扛拍q段她-崭釉嚣嗥羁糕划禁 d a t a q u e s t 调查表明，2 0 0 0 年s o c 的产值占g l j i c 产业产值的1 1 8 ，预计2 0 0 5 年将达至1 j 2 5 3 ，即4 6 0 亿美元。仅2 0 0 0 年i p 核市场的增长率就达到4 0 1 。i p 核种类也日渐丰富，例! 1 1 a r m ，m i p s ，i b mp o w e r p c 处理器核；s r a m ，r o m ， f l a s h ，d r a m ，c a m ( c o n t e n ta d d r e s s a b l em e m o r y ) 类型的存储器核；t i ，p i n e ， o a k 公司的d s p 核；用于外设控制的d m a ( d i r e c tm e m o r ya c c e s s ) ，m m u ( m e m o r ym a n a g e m e n tu n i t ) ，b i u ( b u si n t e r f a c eu n i t ) 核；p c i ，u s b ( u n i v e r s a l s e r i a lb u s ) ，u a r t ( u n i v e r s a la s y n c h r o n o u sr e c e i v e r t r a n s m i t t e r ) 接口核等 等 2 】。 1 1 2 测试复杂性 s o c 的设计模式不同于以往大规模集成电路的垂直设计模式。垂直设计模 式是指芯片从规范到行为级、逻辑级、门级和版图级的全部设计过程。s o c 的 设计模式是水平的，也就是s o c 集成商选择不同厂商提供的i p 核来构建芯片系 统。其中i p 核的形式可以是只有寄存器传输级( r e g i s t e rt r a n s f e rl e v e l ，r t l ) 描述的软核，也可以是用网表描述的固核，或者是用版图描述的硬核。这种水 平设计模式一方面缩短了s o c 设计周期，另一方面却使s o c 测试面临巨大挑战。 这是因为： 第一，i p 核供应商与s o c 集成商是不同的企业，为了保护知识产权，i p 核供 应商不愿意向s o c 集成商提供i p 核的结构信息。但是i p 核的测试是由s o c 集成商 完成的，这样对s o c 集成商来说，i p 核测试是黑盒测试，也就很难对测试进行 优化。 第二，i p 核的多样性带来测试的复杂性。就i p 核的设计形式而言，有软核、 固核和硬核三种；就电路类型而言，有数字逻辑核、存储器核、模拟混合核； 就功能而言，有处理器核、d s p 核、多媒体核等；就电路可测试性设计方法而 言，有内建自测试( b u i l t i n s e l f - t e s t ，b i s t ) ，扫描测试、边界扫描测试、测 试点插入等；就时钟而言，有处理器核和d s p 核等需要高频时钟的i p 核，也有 外设控制器等只需要低频时钟的i p 核。s o c 集成商必须考虑对多样性的支持。 图1 2 芯片的制造成本与测试成本 第三，测试资源摄有限的，外部测试设锯所能提供的测试通道数，a t e ( a u t o m a t i ct e s te q u i p m e n t ) 的测试通道深度和测试对闻都是“聪缺资源”e 毽嚣s o c 豹溯试爨矮考您所有与垂乏露关静细节，强两傻测试搦渐成势s o c 竣诗流 程中的瓶颈。如图1 - 2 所示，根据1 9 9 7 年i t r s 的预测【1 ，到2 0 1 2 年，芯片的测 试成本将与制造成本持平。 1 2 研究黼获 s o c 技术为集成电路的设计带来了诸多优点，但同时也为如何有效地测试 这些越来越复杂的s o c 带来了更大的挑竣，这个阕题引起了集成电路领域厂巍 窥磅究久受豹辍大关浚。嚣蘸s o c 溯试领域采鞠最广泛的方法是内建鑫测试技 术b i s t 和测试资源划分技术。 ( 1 ) 内建自测试( b i s t ) 。b i s t 的基本思想媳利用芯片本身所带有的测试生 成器( t e s tp a t t e r ng e n e r a t o r ，t p g ) ，在冀上瀣渡生成溅试矢量，罄洚低a t e 的要求。b t s t 可让预先计算的测试向量嵌在由片上硬件产缴的序列中，并能支 持测试复用和快速测试，有利于保护知产权。常采用的t p g 肖基于线性反馈移 位寄存器( l i n e a rf e e d b a c ks h i f tr e g i s t e r ，l f s r ) 的t p g 鹈基于绥飓盎动机 ( c e l l u l a ra u t o m a t a ，c a ) 煞t p g 等方案。 由于b i s t 生成的多是伪随机测试矢量，测试时通常要引入随机滩梭测故 障( r a n d o mr e s i s t a n tf a u l t ) ，又称之为硬故障。故存在着故障覆盖率不高和 测试序列较长的弊端。对越虽然可默逶过加权隧壤矢量测试和混合模式熬b i s t 等方法寒滋一步提高溺试效率，获德更高靛赦潞覆盖率，键随着电黯撬摸的扩 大，难测故障的增多，舞付出的硬件开销将显蒋增加。因此b i s t 目前仅在存 储器的测试中获得了较为成功的应用，相比之下在逻辑功能测试方面还摄得不 太残熬。露蕊只毒当l p 拔葵备b i s t 缝撬露，s o c 熬设诗窟。霹爱考虑暴瘸b i s t 的测试方案。 ( 2 ) 测试资源划分方法。该方法首先用无损数据压缩方法腿缩测试数据，测试 应用时，被压缩过的测试数据通过慧上解码器避行解码后髯应用予被测电路。 交予只嚣健输最终压缭嚣兹灞试数据，因蠢更畿节省测试辩澜，井可脊效降低 对a t e 数獭传输带宽的要求。 测试数据压缩方法有很多种，编码压缩技术是较典型的一种测试数据压缩 方法。它楚嚣藏在戋键露效减少s o c 溅试数掇、簿诋a t e 要求方嚣熬一个重 要研究方向。近年来遮方面具有代袭性的工作宥： a j a s 等人针对连续的测试矢量中仅有少数能上的取值不相同的事实，提出 了用压缩差分向量序列t d l f f 来代替囊接压缩测试矢量序列b 鳇方案。鞋l 子这 撵霹遥褰戆驻缭 0 ，l ；黟歹中0 蕊拿数，稳当予溪热了售澈鹣冗余菠，瓣两可 提高压缩效累。而在鳃压时，则使用循环扫描移位寄存器( c y c l i c a ls c a n r e g i s t e r ，c s r ) 来将片上解压所得的t a i f f 最终还原成t d 。 a c h a n d r a 和k c h a k r a b a r t y 则在此基础上，相继提出了采用编码效率较高 的压缩编码方法，如：g o l o m b 、f d r 编码等。 为了减少因片上解码器而带来额外的面积开销，文献 3 】则采用了一种统计 编码( s t a t i s t i c a lc o d i n g ) 的方案，仅对出现次数较多的向量进行编码，以简化 解码器的设计。a b h i j i tj a s 等人则利用h u f f m a n 码为最优编码的特点，提出了 一种选择哈夫曼编码( s e l e c t i v e h u f f m a n c o d i n g ) 【4 】，以获得更佳的压缩效果。 应该指出的是，上述测试数据压缩都是针对测试激励进行的，关于测试响 应的压缩，目前的研究大多集中在零混叠空间压缩、时间压缩等方面。在本文 后面章节中所研究的测试数据压缩，主要指的是测试激励压缩。 1 3 研究意义 在s o c 设计蓬勃发展的形式下，进行面向系统级芯片测试技术的深入研究， 对我国s o c 产业的健康发展非常有益。在国内s o c 的开发大多集中在设计领域， 对于测试研究的投入相对较少，并且系统芯片测试也是我国集成电路事业中的 薄弱环节之一。而测试过程对于s o c 来说，是不可逾越的一个阶段。 另外，从国家安全的角度出发，自主研制生产芯片是十分必要的，如果我 国将要丌发拥有知识产权的高质量系统芯片产品，就必须解决好系统芯片的测 试问题。因此，对于系统芯片测试的研究不仅是国内集成电路发展的迫切需要， 也是改变我国在微电子领域的落后面貌，是赶超世界先进水平所不可缺少的重 要一环。所以，展开s o c 芯片测试的研究对我国国民经济和现代化国防建设具 有重要意义。 2 l 世纪将是s o c 技术真正快速发展的时期，为了不使s o c 测试成为制约 该技术发展的“瓶颈”，同时也为了让我国能紧紧跟上国际微电子技术发展的 步伐，对s o c 测试领域展开相关理论和方法的研究，无论是理论上还是在实际 应用中均具有十分重要的意义。 1 4 创新点概要及结构安排 本文以国家自然科学基金“系统芯片s o c 中嵌入芯核的内建自测试研究” ( 6 0 4 4 4 0 0 1 ) 、国家自然科学基金“系统芯片s o c 外建自测试方法研究” ( 9 0 4 0 7 0 0 8 ) 和安徽省自然科学基金“基于测试源划分的测试方法研究” ( 0 5 0 4 2 0 1 0 3 ) 等科研项目为支撑，以减少s o c 测试数据、缩短测试时间为主 要目标，并尽可能降低硬件开销，较为系统地研究了s o c 测试数据的压缩问题。 本文提出了一种距离标记压缩方法，它是一种基于差分向量的编码压缩方 法。该方法首先根据测试集具有无关位较多的特征，采用多扫描链相容压缩对 测试集作预处理。测试集经过预处理后，虽然已经获得较好的压缩效果，但因 测试集还具有相邻向量之间不同数值位较少的特点，基于差分向量的距离标记 压缩方法利用这个特征对测试数据编码，可进一步压缩测试数据。 此外，本文还将距离标记法应用到多核测试中。在整合多个被测芯核的测 试集得到一个总测试集后，先使用多扫描链相容压缩预处理总测试集，再将改 进的距离标记法应用于预处理后的总测试集。测试应用时，通过总线广播测试 数据到各个被测芯核实现多核并行测试。 本论文的创新点主要包括： 1 将多条相容的扫描链信息组合成一条扫描链信息，通过扇出线同时输出 到相应的多条扫描链。这种技术的思想与输入精简技术很类似，但输入 精简技术要改变扫描链结构，开销太大，而本文提出的多扫描链相容压 缩实现简单，不需改变扫描链结构，却可以获得很高的压缩效率。另外， 多扫描链相容压缩技术几乎不用考虑硬件开销，解压时只需要一些扇出 线。 2 距离标记法编码的对象是测试向量序列中连续的0 ，码字就是0 的游程 长度的二进制形式。与其他很多基于差分向量的编码方法不同的是，距 离标记法的码字是定长的，每个码字的长度相等。而且因为充分利用了 测试集具有相邻向量之间不同数值位较少的特征，使得距离标记法具有 高压缩率的优点。另外，由于是一种定长码字的编码压缩方法，解压时， 不需复杂的通讯协议，解压电路也非常简单。 3 基于差分向量的数据压缩方法在解压时一般都需要一个循环扫描移位 寄存器( c s r ) 还原测试集，且c s r 的长度应与原始测试集中测试向 量的长度相同。距离标记压缩方法解压时也使用一个c s r ，但所需的 c s r 长度要比原始测试集中测试向量的长度小很多。这是因为由于多 扫描链的相容压缩，使得测试向量的宽度明显减小，这样解压时所需的 c s r 的长度也就同时减小了，降低了硬件成本。 4 本文在分析了几种测试数据合并方法后，提出了一种直接合并多个芯核 测试集的方法。比起其他的合并方法，它操作非常简单，相当于简单加 和多个芯核的测试集。但这样直接合并多个测试集没有增加测试集中的 确定位个数，所以不会影响多扫描链相容压缩预处理的压缩效率。 5 距离标记法每个码字的长度相等，这在短游程长度较多的情况下不利于 获得一个较高的压缩率。针对这个问题，我们改进了距离标记压缩方法， 将原来使用统一长度的码字改为使用长、短两个不同长度的码字来标记 游程长度。实验证明，有些情况下测试数据压缩率能得到明显的改善。 本论文的结构安排如下： 第一章绪论： 本章首先介绍了s o c 测试的基本概念以及芯片设计规模和芯片测试的复杂 性；接着给出了s o c 测试的研究现状和研究意义；最后概要介绍了本文的主要 工作，列出了本文的创新点，并说明了本文的结构安排。 第二章测试方法及测试数据压缩： 本章先分类描述了各种i p 核的测试技术之后，介绍了目前经常采用的两种 s o c 测试的方法；接下来阐述了测试数据生成的原理和测试数据压缩的概念和 结构，并分别从激励端和响应端两个方面，给出了一些目前广泛使用的测试数 据压缩方法；这一章的最后，给出了测试数据压缩方法的分类。 第三章单核测试： 针对测试集含有较多无关位的特征，提出了多扫描链相容压缩这种预处理 技术，在这种技术最大的优点是数据压缩率高，而硬件开销却很小；因测试集 还具有相邻测试向量之间不同数值位较少的特点，文章提供了一种基于差分向 量的距离标记数据压缩方法来压缩测试数据，在预处理已获得较高数据压缩率 的基础上又进一步压缩了测试数据量，且这种方法采用定长度数据表示距离值， 使得解压比一般的压缩方法显得简单的多。最后我们给出了距离标记压缩方案 的解压结构证明了该方法的解压简单易实现且硬件开销小。 第四章多核并行测试： 在这一章里首先介绍了目前广泛采用的多核并行测试机制：测试调度和测 试数据的合并；接着本文采用了测试数据的合并这种并行测试机制，提出了直 接合并多个被测芯核测试集的方法，并将改进的距离标记压缩方法应用到直接 合并得到的总测试集。测试应用时，采用总线结构广播结果测试集即可实现多 核的并行测试。 第五章实验结果分析： 本章给出了单核和多核并行测试有关实验的实验结果。通过对实验结果的 分析证明了本文提供的方法的有效性。 第六章结束语： 对全文的工作进行了总结，概括了本文的主要意义，并提出了今后的研究 和发展方向。 第二章测试方法及测试数据压缩 2 1 测试方法 2 2 1i p 核测试技术 s o c 测试必须根据不用类型的i p 核，考虑其测试方法，常见的i p 核类型 有数字逻辑核、存储器核、模拟混合电路核和处理器核。所以在介绍s o c 测 试方法之前，将首先介绍各种i p 核的测试技术。 数字逻辑核测试 测试包括功能测试和结构测试。因功能测试更多地用于设计验证，不是本 文关注的主要内容。对于结构测试，首先需要将电路的物理缺陷模型化，建立 故障模型，产生测试激励。然后将测试激励从原始输入引入故障点，并将故障 点的测试响应传播到电路的原始输出，最后比较测试响应与无故障响应，判断 电路是否有故障，继而进行故障定位。 在寄存器传输级和门级，常用的故障模型是固定型故障( s t u c k a t f a u l t ， s a f ) 。在考虑时延故障时，测试激励生成方法会有所不同。但与固定型故障 一样，也需要将激励引入故障点，然后比较测试响应。 扫描测试是种常用的可测试性设计技术。它将电路中的触发器串连成扫 描链，使得测试激励可以串行地移入各个触发器，测试响应可以串行地移出触 发器，从而控制和观测电路状态。 随着芯片规模和工作频率迅速增长，测试仪的测试能力与待测芯片的差距 越来越大，b i s t 越来越受到关注。但是b i s t 本身也有一些需要解决的问题，比 如测试覆盖率低，测试功耗高，测试时间过长等等。测试覆盖率低的问题可以 通过采用混合b i s t 测试方法或者是采用确定型b i s t 钡t j 试方法来解决。混合型 b i s t 是首先利用l f s r 产生随机向量，来覆盖大部分故障。对于剩下的难测故障， 采用确定型的测试向量来测试。 存储器核测试 存储器核在芯片中占有的比重预期在2 0 0 8 年将达到8 3 ，2 0 1 4 年达到9 4 5 】。传统的可测性设计和自动产生测试向量技术既不能有效支持存储器的测 试，也不能对于s o c 所带来的挑战提供一套完整的解决方案。由于存储器自身 结构的特点，使得其中的故障类型不同于一般逻辑设计中所遇到的故障类型。 这使得传统的扫描测试等技术所支持的故障类型和算法难以满足要求。所以， 有效测试存储器需要一种基于存储器实际物理故障且能实现片上测试的方法。 测试存储器常用方法有两种：宏模块测试法 6 】和存储器b i s t ( m b i s t ) 。 宏模块测试法是为解决扫描设计中遇到的阴影逻辑电路的测试问题所采取 7 的一种方法。该方法通过将宏模块的用户自定义测试向量转换为扫描测试向量， 实现对嵌入式逻辑电路及存储器( 或宏) 的自动测试。但怒这苇孛方法不道用于 大撬摸存德器懿溺试。 内建国测试是目前大规模存储嚣测试最通用的方法。该方法将b i s t 逻辑电 路嵌入芯片内部，实现片上b i s t 结构，通过给相应存储器核的外围加一层测 试控制电鼹，佟为存储器孩与芯片系襞其健遥瓣毫路戆援暖，受责提墩豹溅试 及控铡功熊，最终实瑷片上自动测试存储器孩。 模拟混合电路核测试 模熬漫合电路拨驰溅试技本还穰不成熬，在数字逻骧邀路孛广泛疲爆豹 灞试向量爨动生成技术( a u t o m a t i c t e s t p a t t e r n g e n e r a t i o n ，a t p g ) 不栽简单移 植应用于模拟电路。 为了提高电路的可测性，常采用三种技术：第一，功能结构重组，此方法 是裂廷毫黪躲功蘸缝牵鼋经遂重缝瑟与正豢工终摸式不溺，秘惩簸爨售弩翔爨窀 路是否发生错误。第二，插入测试点，例如在魄路中增加电流传感器，有错误 的电路会改变电流大小。从而观测到错误。第三，进行数横模数转换，把待 铡电路的横拟输出信号变或数字信警，把待测电路豹数字输入信号变成模攘信 号，歇蔼襄瑷激殛弱酾应懿搀撵。 在模拟电路测试时，改进电路的可测性后，也可以采用a t p g 方法和b i s t 方法。s l a m a n i 和k a m i n s k a 7 提出了利用敏感性分析来产生测试向量的方法。 敏感蝰是撵当电路中莱一参数发生变健熬露候，整令电路瞧黢随之发生交诬夔 程度。显然，敏感褴完全决定子电蹄的拓扑构造。利用敏感性分析的a t p g 方 法可以看作是寻找一个输入测试向嫩，利用这个输入测试向爨可以使得溉确电 路的响应和故障电路的响应数据上相差最大。模拟电路的b i s t 方法和数字电路 耀耋鬟，都蹩逶过痨垂测试售号发生和特征分褥装嚣，这蜀不霈要涮试设餐，埂 可以完成测试的目的。 处理器核测试 枣予楚璎器棱静王体频率已经遮裂g 王王z 级，采蘑努部测试设备送行爽速嚣 试越来越困难。利用传统的全扫描测试不仅带来额外的电路阿积开销，最为重 要的是带来延迟方面的开销。这主要是因为全扫描设计有可能在处理器哭键路 径上增挺谣测试性电鼹，扶焉影骥了整令处理爨鳇毪能。嚣嚣量全据摧浚计穰难 提供真速溯试能力。掰蠢这些问题便得在s o c 溯试环境中，为了应付高速处理 器的测试簧求，需要新的测试方法举。 在这些研究和实践中，基于处瑗器指令集的方法是一个热点。基于指令的 雨建蠡测试穰手功能毪蠹建鑫测试。它逶过淡绥掏往兹漳覆燕率戈摇每涤产生 功能性的测试向量对处理器进行测试。这种方法兼有结构性测试向量覆薇率高 和功能性测试向量具有真速测试能力这两个方面的优点，基于指令的内建自测 试也称为功能型自测试。 功能型内建自测试在操作上可分为两个步骤：首先在处理器上运行高故障 覆盖率的测试程序，通过正确运行这些程序可以保证测试对这些处理器具备很 高的故障覆盖率。然后利用这些已经测试完的处理器作为测试向量产生和响应 比较电路来对总线、处理器之间的互连或者是其他自定义的逻辑电路进行测试 2 1 。 2 2 2s o c 测试方法 s o c 测试对测试资源提出了更高的要求，比如容纳更大的测试数据量的测 试通道深度，更多的测试通道数，更昂贵的测试设备等等。目前s o c 测试领域 使用最广泛的方法是内建自测试技术b i s t 和测试资源划分技术。 b i s t 技术 b i s t 技术 8 - 1 7 直接在芯片上建立测试器，实现测试模式生成、测试控制 以及响应评价等，b i s t 结构如图2 一l 所示。 图2 - 1b i s t 结构 其优点是芯片无需额外i o 管脚，克服了测试难以进入问题，除了芯片的 生成测试外，同时也能满足日常的维护测试和在线测试。但是对于大多数已经 设计好的电路而言，直接使用b i s t 的方法进行测试的话，效果不是很好。而 目前市场上商用的些芯片，还不具备b i s t 的特征，因此在别人开发好的芯 片上使用b i s t ，是不现实的。即使芯片满足使用b i s t 的条件，然