（微电子学与固体电子学专业论文）fpga内全数字延时锁相环的设计.pdf

摘要 摘要 现场可编程门阵ys j ( f p g a ) 的发展已经有二十多年，从最初的1 2 0 0 门发展到了 目前数百万门至上千万门的单片f p g a 芯片。现在，f p g a 已广泛地应用于通信、 消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。 在高密度f p g a 中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟 偏差已成为影响系统性能的重要因素。目前，为了消除f p g a 芯片内的时钟延迟， 减小时钟偏差，主要有利用延时锁相环( d l l ) 和锁相环( p l l ) 两种方法，而其 各自又分为数字设计和模拟设计。虽然用模拟的方法实现的d l l 所占用的芯片面 积更小，输出时钟的精度更高，但从功耗、锁定时间、设计难易程度以及可复用 性等多方面考虑，我们更愿意采用数字的方法来实现。 本论文是以x i l i n x 公司v i r t e x e 系列f p g a 为研究基础，对全数字延时锁相 环( d l l ) 电路进行分析研究和设计，在此基础上设计出具有自主知识产权的模 块电路。 本文作者在一年多的时间里，从对电路整体功能分析、逻辑电路设计、晶体 管级电路设计和仿真以及最后对设计好的电路仿真分析、电路的优化等做了大量 的工作，通过比较d l l 与p l l 、数字d l l 与模拟d l l ，深入的分析了全数字d l l 模块电路组成结构和工作原理，设计出了符合指标要求的全数字d l l 模块电路， 为开发自我知识产权的f p g a 奠定了坚实的基础。 本文先简要介绍f p g a 及其时钟管理技术的发展，然后深入分析对比了d l l 和p l l 两种时钟管理方法的优劣。接着详细论述了d l l 模块及各部分电路的工作 原理和电路的设计考虑，给出了全数字d l l 整体架构设计。最后对d l l 整体电路 进行整体仿真分析，验证电路功能，得出应用参数。在设计中，用v e r i l o g x l 对 部分电路进行数字仿真，s p e c t r e 对进行部分电路的模拟仿真，而电路的整体仿真 工具是h s i m 。 本设计采用t s m co 1 8 岬c m o s 工艺库建模，设计出的d l l 工作频率范围 从2 5 m h z 到4 0 0 m h z ，工作电压为1 8 v ，工作温度为5 5 。1 2 5 ，最大抖动时 间为2 8 p s ，在输入1 0 0 m h z 时钟时的功耗为2 0 0 r o w ，达到了国外同类产品的相应 指标。最后完成了输出电路设计，可以实现时钟占空比调节，2 倍频，以及1 5 、2 、 摘要 2 5 、3 、4 、5 、8 、1 6 时钟分频等时钟频率合成功能。 关键词：现场可编程门阵列，锁相环，延时锁定环，频率合成 a b s t r a c t a b s t r a c t f p g ah a sb e e nd e v e l o p e dm o r et h a nt w od e c a d e s ，a n di t sl o g i cg a t e si n c r e a s ef r o m 1 2t h o u s a n d si n i t i a lt om i l l i o n sa n de v e nm o r et h a n10m i l l i o n s n o w ，f p g ai sw i d e l y u s e di nm a n yf i e l s ，s u c ha sc o m m u n i c a t i o n ，c o s u m c re l e c t r o n i c sa n da u t oe l e c t r o n i c s h o w e v e r , t h e r ei sn of p g ac h i p st h a tm a d eb yo u r s e l fi nd o m e s t i cm a r k e t t h ef p g a c h i pi ss oi m p o r t a n tf o ri cd e s i g nt h a tw em u s th a v et h ef p g ac h i pw i t hi n d e p e n d e n t i n t e l l e c t u a lp r o p e r t yr i g h t s i no r d e rt oa c h i e v et h ea d v a n c e di n t e r n a t i o n a ll e v e la ss o o n a sp o s s i b l e ，w en e e dl e a r na n da b s o r bs u c c e s s f u la n da d v a c e de x p e r i e n c e ，o t h e r w i s e ，i ti s d i f f i c u l tt oh a v et h es i l i c o na r e ao p t i m a i z e da n dt h eb e s tp e r f o r m a n c e a st h ei n c r e m e n to fd e n s i t ya n do p e r a t i o nf r e q u e n c yo ff p g a , t h eq u a l i t yo fc l o c k i nd i s t r i b u t i o nn e t w o r kb e c o m em o r ea n dm o r ei m p o r t a n t c l o c ks k e wa n dc l o c kd e l a y i n t r o d u c e db yd i s t r i b u t i o nn e t w o r ki sh a r m f u uf o rt h es y s t e mp e r f o r m a n c e n o wb o t h d l la n dp l lc a ns o l v et h i sp r o b l e m ，a n df o rt h eo u t p u to fd l li ss t a b l ea n d j i t t e rf l e e s ot h i sp a p e rc h o o s ed l lt oe l i m i n a t et h ec l o c ks k e w d l lc a ni m p l e m e n t e db ya n a l o g t e c h n o l o g yw h i c hc o s t sl e s ss i l i c o na r e aa n dp r o d u c e sm o r ep r c i s ec l o c ks i g n a la n d d i 舀t a lt e c h n o l o g yw h i c hc o s t sm o r es i l i c o na r e ab u te a s i l yt od e s i g n ，l o wp o w e r d i s s i p a t i o n , s h o r tl o c kt i m e ，a n da b i l i t yo fr e s u s e ，t h i sp a p e rf i n a l l yc h o o s ea l ld i g i t a l d l lt od e s i g n t h er e s e r c hs u b j e c t sf o rd e s i g n i n ga l ld i g i t a ld l li nt h i sp a p e ri s v i t e x ef a m i l yp f g a t h ea u t h o ra b s t r a c t e dl o g i cs c h e m a t i cf r o ml a y o u t , s o r t e dt h ec i r c u i t si n t od i f f e r e n t m o d u l e s ，a n a l y z e da n ds i m u l a t e da l lt h em o d u l e si nw h i c hs p e n tm o r et h a no n ey e a r a t l a s tt h ea u t h o rd e s i g n e dt h ea l ld i g i t a ld l l s u c c e s s f u l l y t 陆s p a p e rg e n e r a l l yi n t r o d u c e s t h ed e v e l o p m e n to ff p g aa n di t sc l o c k m a n a g e m e n tt e c h n o l o g y , a n da n a l y z e st h em e r i ta n dd i s a d v a n t a g eo fd l la n dp l l r e s p e c t i v e l y t h e nt h i sp a p e ri l l u s t r a t e st h ep r i n c i p l ea n dd e s i g no fe v e r ym o d u l ea n d e x p l a i n st h eo p e r a t i o no fe v r ym o d u l eb ys i m u l a t i n gt h er e l a t i v ec i r c u i t t h ee d a t o o l s i sv e r i l o g - x lf o ra l ld i g i t a ls i m u l a t i o n ，s p e c t r ef o ra l la n a l o gs i m u l a t i o n , a n dh s i m f o re n t i r es i m u l a t i o n a tl a s tt h i sp a p e rp r o v i d e so u t p u ts i g n a l g e n e r a t o rt h a tc a nb e i i i a b s t r a ( 玎 u e s e d 勰d u t yc y c l ec o r r e c t o ra n df r e q u e n c ys y n t h e s i z e r , w h i c hc a l lp r o v i d er e q u i r e d d i v i d e dc l o c ks u c h 嬲1 5 ，2 ，2 5 ，3 ，4 , 5 ，8 ，16 a n dm u l t i p l ef r e q u e n c yc l o c ks i g n a l s t h ea l ld i g i t a ld l lp r o v i d e db yt h i sp a p e ri m p l e m e n t si no 18 i t mc m o sp r o c e s si n t s m c t h es i m u l a t i o nr e s u l ti n d i c a t e st h ep e r f o r m a n c eo fd e s i g n e dd l lc a t c h st h e f o r e i g ns i m i l a r e dp r o d u c t si na s p e c t so ft h eb i g g e s tj i t t e rt i m et h a ti s2 8 p sa n dt h e h i g h e s tp o w e rd i s s i p a t i o nt h a ti s2 0 0 m w a tio o m h z ，w o r k i n gt e m p e r a t u r er a n g ei s 一5 5 * c 1 2 5 c ，w o r k i n gf r e q u e n c yr a n g ei s2 5 m h z - - , 4 0 0 m h z k e y w o r d s ：f p g a ，p l l ，d l l ，f r e q u e n c ys y n t h e s i z e i v 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工 作及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地 方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含 为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。 与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明 确的说明并表示谢意。 签名： 日期：劲矽年乡月日 关于论文使用授权的说明 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁 盘，允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文 的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或 扫描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后应遵守此规定) 签名：j 垂盥萼卜言篓芋三。热 日期：伽d 穸年 月z 日 第一章绪论 第一章绪论 作为现代数字系统设计基础之一的f p g a 在超大规模集成电路( v l s i ) 设计 中有着非常重要的作用，其本身的重要性也不言而寓。自美国的x i l i n x 公司1 9 8 5 年推出世界上第一块f p g a 芯片以来，f p g a 从最初的1 2 0 0 个可用门发展到了目 前数百万至上千万门的单片f p g a 芯片。随着f p g a 芯片的密度和规模越来越高， f p g a 片内时钟分配的质量变得更为重要，时钟相位差和时钟延迟直接影响器件的 性能，在大规模器件中采用传统的时钟树法进行时钟管理变得很困难，因此需要 新的时钟管理方法，延时锁相环( d l l ) 就是其中的一种。 1 1f p g a 概述 现场可编程逻辑门阵列f p g a ( f i e l dp r o g r a m m a b l eg a t ea r r a y ) 是一类高集成 度的可编程逻辑器件，结合了微电子技术、电路技术、e d a 技术。通过编程可以 立刻把一个通用的f p g a 芯片配置成用户需要的硬件数字电路，因而大大加快电 子产品的研发周期、降低研发成本、缩短产品上市时间等。目前，国外的f p g a 的设计技术和加工工艺成熟，产品门类齐全，可以提供上百个系列品种，芯片集 成度已达到上百万门甚至上千万门，并广泛应用于通信、航天、航空、导航、遥 感、遥测、程控交换机等军、民用领域。据市场调研公司g a r t n e rd a t a q u e s t 统计预 测，2 0 0 9 年f p g a 和其它可编程逻辑器件( p l d ) 市场将达4 3 亿美元，2 0 1 0 年 将增长至6 7 亿美元。目前，国内外可编程逻辑器件被x i l i n x 、a l t e r a 、a c t e l 等几 家美国著名大公司所垄断。 f p g a 之所以具有巨大的市场吸引力，根本在于f p g a 不仅可以解决电子系 统小型化、低功耗、高可靠性等问题，而且其开发周期短、开发软件投入少、芯 片价格不断降低，促使f p g a 越来越多地取代了a s i c 的市场，特别是对小批量、 多品种的产品需求，f p g a 成为首选。 近年来集成电路正向系统级芯片( s y s t e mo nc h i p ，s o c ) 的方向发展。在s o c 芯片上可以将微处理器、数字信号处理器、存储器、逻辑电路、模拟电路乃至微 光机电器件集成在一个芯片上，而如果将可编程逻辑电路口核集成到s o c 芯片上 则会大大提高s o c 芯片的灵活性与有效性，并且缩短了s o c 芯片的设计周期。 电子科技大学硕士学位论文 1 1 1 国外f p g a 发展趋势 随着微电子技术、e d a 技术、以及应用系统需求的发展，先进的a s i c 生产 工艺被用于f p g a 的生产，越来越丰富的处理器内核被嵌入到高端的f p g a 芯片 中，基于f p g a 的开发成为一项系统级设计工程。随着半导体制造工艺的不断提 高，f p g a 的集成度将不断提高，制造成本将不断降低，其作为替代a s i c 来实 现电子系统的前景将日趋光明f p g a 正在逐渐成为数字系统开发的平台，并将在 以下方面继续完善和提高： ( 1 ) 大容量、低电压、低功耗f p g a 大容量f p g a 是市场发展的焦点。2 0 0 7 年x i l i n x 推出的6 5 n m 工艺的v i r t e x v i 系列芯片，其容量为3 3 7 9 2 个s l i c e s ( 一个s l i c e s 约等于2 个l o g i ce l e m e n t ) 。2 0 0 8 年5 月，a l t e r a 发布了业界首款4 5 n mf p g a ，f p g a 已经进入4 5 n m 时代【l 】。采用 深亚微米( d s m ) 的半导体工艺后，器件在性能提高的同时，价格也在逐步降低。 ( 2 ) 系统级高密度f p g a 随着生产规模的提高，产品应用成本的下降，f p g a 的应用已经不是过去的仅 仅适用于系统接口部件的现场集成，而是将它灵活地应用于系统级设计之中。在 这样的背景下，国际主要f p g a 厂家在系统级高密度f p g a 的技术发展上，主要 强调了f p g a 的i p ( i n t e l l e c t u a lp r o p e r t y ，知识产权) 硬核和i p 软核两方面。一 方面是f p g a 厂商将i p 硬核( 完成版图设计的功能单元模块) 嵌入到f p g a 器件 中，另一方面是大力扩充优化的m 软核( 利用h d l 语言设计并经过综合验证的 功能单元模块) ，用户可以直接利用这些预定义的、经过测试和验证的p 核资源， 有效地完成复杂的片上系统设计。 ( 3 ) f p g a 和a s i c 出现相互融合 虽然标准逻辑a s i c 芯片尺寸小、功能强、功耗低，但其设计复杂，并且有 批量要求。f p g a 价格较低廉，能在现场进行编程，但它们体积大、能力有限，而 且功耗比a s i c 大。正因如此，f p g a 和a s i c 正在互相融合，取长补短。随着一 些a s i c 制造商提供具有可编程逻辑的标准单元，f p g a 制造商重新对标准逻辑单 元发生兴趣。 ( 4 ) 动态可重构f p g a 动态可重构f p g a 是指在一定条件下芯片不仅具有在系统重新配置电路功能 的特性，而且还具有在系统动态重构电路逻辑的能力。动态可重构f p g a 在器件 编程结构上具有专门的特征，其内部逻辑块和内部连线的改变，可以通过读取不 2 第一章绪论 同的s r a m 中的数据来直接实现这样的逻辑重构，时蚓往往在纳秒级，有助于实 现f p g a 系统逻辑功能的动态重构。 1 12 国内f p g a 发展现状 与国外f p g a 技术的迅速发展相比，国内在可编程逻辑器件领域还处于起步 阶段。目前，我国对于f p g a 的研究还是以应用为主。而在产品制造上还处于空 白。由于f p g a 具有能够减少电子系统的开发风险和开发成本等优点国内通信 公司对它的需求量很大，每年用于购买f p g a 的费用在千万美元以上，它在航空、 航天和军事上也具有其它器件所不可替代的作用。出于目前国内采用f p g a 器件 全部依靠进口，而且器件型号和封装类型都受到很多限制，严重制约了我国的经 济、技术上的发展，甚至对国家安全也造成了潜在的威胁。目前我国军民用航天 型号电子系统中所采用的关键芯片几乎全部依赖进口，而且主要来源美国，其中 现场可编程逻辑阵列( f p g a ) 这种特别关键的电路1 0 0 依靠进口，且主要集中 在美国x i l i n x 、a c t e l 、a l t e r a 、l a t t i c e 等公司。多年来航天使用的许多关键集成 电路由于买不到需要的高质量等级产品，不得不降格买工业级的电路，通过加严 筛选后使用。这种方式不仅难以进行质量控制，而且大量进口元器件没有可靠的 质量保证体系和检验机构做后盾，造成了质量与可靠性的隐患。无论从困民经济 的可持续发展还是国家安全角度考虑，丌茇大规模、高容量的f p g a 成为当务之 急。 博1 1 华微电子可编样器什发展规划 近年柬，在国内专家学者的大力支持和国家领导高度重视下，国内很多科研 单位丌展了对具有自主知议产权的可编程器件的研究开发。可喜的是，成都华微 3 电子科技大学硕十学位论文 电子系统公司历经6 年的不懈努力，在可编程逻辑器件领域取得了多项突破性的 成果，并在世界可编程逻辑器件领域占有一席之地。2 0 0 7 年成都华微电子第一款 f p g a 芯片一次性成功流片，填* b t 国内的空白。根据华微电子的规划( 图1 1 ) ， f p g a 的国产化将会在不久的将来实现。 1 2f p g a 时钟管理技术概述 v l s i 电路的整体速度常常是取决于时钟确定的限度。在任何数字电路系统中， 可靠的时钟都是非常关键的。随着f p g a 系统规模的增大，一般f p g a 芯片都要 求能够工作在几十m h z 以上，有的甚至能够工作在几百m h z ，片上时钟分布的质 量变得越来越重要，时钟边沿差异和延时将会影响系统的性能，而采用传统时钟树 法【2 】管理时钟边沿差异和时钟延时非常困难。为保证芯片的内部时钟和外部时钟信 号在高速的数据交换和传输中保持精确的同步，这就需要先进的时钟管理方法。 目前大多数f p g a 厂商都在f p g a 内部集成了硬的延时锁相环d l l ( d e l a y l o c k e dl o o p ) 或者锁相环p l l ( p h a s el o c k e dl o o p ) 用以完成时钟的高精度、低 抖动的倍频、分频、占空比调整移相等。高端f p g a 产品集成的d l l 和p l l 资源 越来越丰富，功能越来越复杂，精度越来越高( 一般在p s 的数量级) 。x i l i n x 公司 的f p g a 是在内部集成了硬的全数字d l l 用来保证零传输时延和使分布与芯片的 输出时钟信号间的时延差较小。 1 2 1 时钟树 图i - 2 典型时钟树结构 2 】 典型的片上时钟树结构如图1 2 所示【2 1 ，一共6 级时钟。时钟的分布次序是先 4 第一章绪论 垂直方向上进行时钟分布，然后再进行水平方向上的，并且要求各级时钟的最长 连线是4 m m 。在芯片的中间，第一级时钟用长为4 m m 的匹配线驱动2 个第二级时 钟，图中只画出上面部分，而下面部分没画出。第二时钟用长为3 m m 的匹配线驱 动4 个第三级时钟，这样就完成了垂直方向上的时钟分布。在水平方向上时钟分 布与垂直方向上相同，每个第三级时钟驱动2 个第四级时钟，而每个第四级时钟 驱动4 个第五级时钟，而每个第四级时钟驱动4 个第五级时钟。最后每个第五时 钟在水平和垂直方向上驱动4 个第六级时钟，每个第六级时钟在l m m 范围内处理 片上时钟。 1 2 2f p g a 内时钟分布 高性能的f p g a 可用于实现一个完整的系统。系统由不同部分组成，每个部 分需要不同的时钟，这就需要多个时钟组成时钟网络。通常f p g a 均将时钟信号 分为全局和局部两种，把芯片分为四个象限区域，布线时将时钟信号分层次布到 每个区域。局部时钟只分布在f p g a 的一个区域，可连到区域中的每一个触发器。 全局时钟分布于整个芯片，但不一定要连到每一个逻辑单元中的触发器。f p g a 的 时钟信号通过时钟布线资源以高扇出能力分布到整个器件中【3 1 。v i r t e x e 器件包括 两种时钟资源，全局时钟布线资源和局部时钟布线资源。 全局布线资源是4 个专门的全局网络，专门被设计成带高扇出且最小时钟失 真的输入引脚。每个全局时钟网络都能驱动全部的c l b 、i o b 和模块r a m 时钟 引脚。全局网络也能被循环b u f f e r 驱动。有四个全局缓存，每个全局网络一个。 局部时钟布线资源有2 4 条关键路径，其中1 2 条穿过芯片顶层，另外1 2 条穿 过芯片底层。每列可有超过1 2 个独立的信号可以被分配通过着1 2 列线路。他们 不会受通道的限制，而仅仅是与时钟引脚有关，局部资源比全局资源更加灵活。 v i r t e x e 提供高速度、低失真的时钟信号将通过上述的全局资源分配。图1 3 为一个典型的时钟分配网络。提供了4 个全局b u f f e r 器，其中2 个在芯片的上部的 中间，另外2 个在底部的中间。这些b u f f e r 器驱动四个主级全局网络，这些网络轮 流驱动任意的时钟管脚。 v i r t e x e 提供了四个专用的时钟p a d ，每个与其相邻的全局b u f f e r 器相连，全 局b u f f e r 器的输入的选择，既可以来自这些时钟p a d ，也可以来自通用目的布线。 每个器件提供了8 个延时锁相环( d l l ) ，4 个位于顶部，4 个位于底部，如图l - 4 所示。d l l 和时钟布线资源构成了整个f p g a 芯片时钟管理系统。 电子科技大学硕士学位论文 k h i a 咄r_ 山 一 、 一，一日 c - - - - 一 q 口一日口_ - 一 畸口可口q 一4d日 一臼 0d _ - - 一 _ _ _ _ - _ a口。一一咱d 一ad p 一 1l lj !一 t - - - 一 y d口 t ，- 一 l： 口d口d - - - - 一一 _rl - 日p日0口口- _ - 图1 - 3 全局时钟分配网纠5 1图1 - 4d l l 分布位置【5 】 1 2 3d l l 功能及其应用 图1 - 5 简单的d l l 特征 如图1 5 所示是简化了的x i l i n x 的d l l 宏符号b u f g d l l 4 】【5 1 ，它提供了构建 贯穿全芯片零时延的系统时钟的一个快速有效的方法。图1 - 6 和图1 7 分别给出了 两个d l l 库符号，这些符号为在f p g a 实现更复杂的应用时提供了相对完整的 d l l 特性的访问。 d l l 可以消除芯片时钟输入p a d 到内部时钟输入的延迟。每个d l l 能驱动 两个全局循环时钟网络。d l l 可以监控输入时钟和分配时钟，可以自动调整时钟 延迟。该闭环系统确保时钟边沿到达内部触发器与其到达输入引脚同步，有效的 消除了时钟分配时的延迟。 d l l 输出信号主要有锁定信号、一倍频信号、二倍频信号和分频信号。在 d l l 进入锁定状态时，锁定信号l o c k e d 有效。直到l o c k e d 信号有效时，d l l 的输出时钟才有效并且避免毛刺、窄脉冲，或其它的杂散。 一倍频时钟输出c l k o 、c l k 9 0 、c l k l 8 0 和c l k 2 7 0 ，默认占空比为5 0 5 0 。 6 第一章绪论 其中0 、9 0 、1 8 0 、2 7 0 分别代表时钟相移的读数，与时钟周期对应关系如表1 1 。 c l k d u h f 图i - 6d l l 特征c l k d l l 5 1 图l - 7 高频率d l l 特征c l k d l l 5 o 啪mo 伽m c l k d vd m o e z 2 c j 卅寸“卅 图1 - 8 利用d l l 产生四倍频时钟【习图1 - 9d l l 输出特性【5 1 d l l 提供两倍频输出信号为c l k 2 x 和c l k 2 x 1 8 0 ，可自动进行5 0 5 0 占空比 修正，如图1 8 ，用两个d l l 最多可以输出一个四倍频的信号。 d l l 可提供偶数、奇数和小数分频信号。根据不同的配置控制，可使源时钟 被n 分频，这里的n 可以是1 5 、2 、2 5 、3 、4 、5 或1 6 等。c l k d v 提供给自动 进行占空比修正电路。除了在高频( h f ) 模式下的非正数分频，分频因子n 的在 7 电子科技大学硕士学位论文 其他值的情况下，c l k d v 的输出引脚都具有5 0 5 0 的占空比。在h f 模式下，分 频因子为1 5 时，高电平占3 3 3 ，而低电平占6 6 7 ，在h f 模式下，分频因子 为2 5 时，高电平占4 0 o 而低电平占6 0 。图1 - 9 揭示了d l l 的输出特性。 表1 1 输出时钟的相移和周期时移的关系 相( 度)周期时移 00 9 02 5 18 05 0 2 7 07 5 当r s t 引脚有效时，l o c k e d 信号在四个源时钟周期内变化无效。当以下 三种情况发生时，d l l 必须复位：输入时钟频率变化；器件在边界扫描模式下被 重新配置；器件经历热拔插。 1 3 本课题研究目的和内容 1 3 1 研究目的 随着f p g a 系统规模的不断扩大，对芯片时钟质量提出了更高的要求。芯片 时钟管理模块性能的高低甚至直接影响芯片性能的提高。d l l 与p l l 是应用于 v l s i 时钟管理中的两种主要的方式。以x i l i n x 公司为例，其f p g a 主要是采用 d l l 来管理f p g a 时钟，在较高端的芯片中将d l l 升级为d c m 单元，d c m 主 体电路结构与d l l 是一样的，只是增加了一些控制电路。在更高端的芯片中则采 用d c m 与p l l 向结合的方式构成时钟管理模块c m t ( c l o c km a n a g e m e n tt i l e ) ，实 现时钟零延迟缓冲、频率综合和时钟相移功能，具有强大的时钟管理功能。 d l l 时钟管理技术不仅仅用于f p g a 中，还在电子学、通信和仪器中找到新 的应用。随着集成电路规模的不断扩大，时钟质量成为了集成电路发展的主要瓶 颈之一，时钟管理的重要性日益突出，时钟管理技术的研究成为i c 设计热点研究 方向之一。 对于开发功能更强大的f p g a ，d l l 是时钟管理技术的基础，更是f p g a 性 能提高的关键技术之一。本论文旨在通过对d l l 的研究与设计，为后续f p g a 系 列芯片的开发奠定基础。 第一章绪论 1 3 2 研究内容 本课题研究内容主要分为以下几个方面： 1 、系统分析研究了模拟p l l 、数字p l l 、模拟d l l 和数字d l l 等的电路工 作原理以及性能分析，并将d l l 与p l l 的性能进行对比分析。 2 、分析了集成电路中时钟偏差和抖动概念、来源以及对系统的影响等。 3 、给出了d l l 中各个模块的理论分析与设计，给出了全数字d l l 的整体架 构设计和分析。最终设计出的全数字d l l 具有较宽的频率捕捉范围，较低的时钟 抖动，输出占空比可调，灵活的可编程的分频与倍频时钟输出，并使其具有相对 较小的功耗，同时d l l 受工艺、电源电压和温度的变化影响较小。 本文给出的d l l 理论与设计不仅可以用在f p g a 中，同时也可以用在其它专 门的d l l 芯片上。本文的结构可以分为下面七个章节： 第一章是绪论部分，给出了课题的研究背景与指导意义，并概述了f p g a 的 结构和其应用，描述了f p g a 中时钟管理方法。最后介绍了本文的研究目的、主 要内容以及文章的主要结构。 第二章为锁相环技术的基础，介绍时钟偏差和抖动的基本概念，分析和研究 了模拟p l l 电路、数字p l l 电路、模拟d l l 电路。并对d l l 和p l l 在各方面作 出了比较。最后给出本文所要设计的全数字d l l 的整体架构。 第三章是全数字d l l 的鉴相器和可调延迟线部分电路的设计。通过对基本的 鉴相器结构和延迟电路的分析和讨论，给出了本文自己的设计：工作速度更快、 无死区的鉴相器单元可以使d l l 工作在更高的频率；主从两级的可变延迟线单元， 它使得d l l 调整的精度更高；另外，在可变延迟线的设计中采用降低电源电压的 方式以降低电路的功耗。 第四章是控制电路的设计。控制电路的工作的准确性决定了d l l 的性能，本 文深入分析了控制电路各模块的工作原理，最后给出了控制电路的最优设计。 第五章是频率合成电路的设计。输出电路部分包括可编程的时钟分频、倍频 和占空比调节电路。通过分析常见频率合成电路，最后给出了一种最适合本设计 的频率合成电路结构。 第六章是整体电路的设计与仿真。给出了d l l 的全局电路结构。并讨论了d l l 的锁定范围，并分析了d l l 在外部极限条件下的工作。同时，对d l l 作整体电路 仿真。最后，给出了相应d l l 各种应用参数。 第七章是对本文的总结以及对f p g a 中d l l 的发展展望。 9 电子科技大学硕士学位论文 第二章锁相环技术基础 本章首先介绍了在现代超大规模集成电路系统中出现的时钟偏差与抖动的基 本概念。然后介绍了应用于时钟管理的延时锁相环技术，包括p l l 与d l l 基本原 理、实现方式、基本理论分析，且对几种典型d l l 实现电路进行了分析，并将p l l 与d l l 作对比。然后给出本文所要设计的全数字d l l 电路基本架构。 2 1 时钟问题分析 这一节将对时钟信号在传输过程中经常出现的问题做简单的概念介绍，包括 时钟偏差和时钟抖动的概念，这两个问题在时钟信号传输过程中难以完全消除， 并且当超过一定程度时会严重影响整个电路系统的性能。 有很多中因素导致时钟问题的出现，时钟问题的来源主要在时钟信号产生过 程中，包括器件制造中的偏差、互连线偏差。环境温度和电源电压的变化以及电 容耦合等因素都会导致时钟问题的产生。 时钟的不确定性也有多种分类方式。按出错类型可以分为系统错误和随机错 误。系统错误在不同的芯片之间是完全一样并可以预见的。系统错误可以通过测 试一组芯片发现，然后通过调整设计来弥补。随机错误是由于制造过程中的变化 引起的，很难模拟和消除。时钟的不一致也可以分为静态的和时变的。一个芯片 上的温度梯度就是时变的，而时钟网络中信号的翻转所引发的电源噪声是静态的， 它对每个周期的影响都是相同的。 2 1 1 时钟偏差 典型的v l s i 系统中常有成千上万的信号发生翻转。这些信号翻转有的可以同 时发生，而有的必须按照一定的顺序发生来保证电路逻辑f 确和系统可靠性，这 种系统被称为同步系统，典型的同步系统如图2 1 所示【6 】。寄存器是同步系统的一 个重要组成部分。寄存器的i 0 信号包括两组，一组是数据的输入信号，另外一组 是控制信号。控制信号包括时钟信号和s e t r e s e t 信号等。根据数据信号和时钟信 号的关系，寄存器分成锁存器( l a t e l i ) 和触发器( f l i p f l o p ) 两种类型。现在主 要考虑同步系统中全部是触发器的情况。触发器的时序特性如下： l o 第二章锁相环技术基础 图2 - 1 典型的同步系统 c 咤- l ! 一 il s e t 田竹| ； i 跳r | 鼙| r |1r i 互! 蛋厂 i ；毒f i d a t a 型0 一一l 互i l ；| l i ： ： ： i： ! ： i 卜+ - 最小脉冲宽度：允许的最小的时钟信号触发边沿的时间程度。图2 2 中的c w m 表示最小脉冲宽度，c w m = k - t 3 。增加最小脉冲宽度并不影响建立时间和保持时 间的值。 时钟到输出延时：通常成为c l o c k t o q 延时，如图2 2 中醅，d f 一5 _ t 3 。 建立时间：如图2 2 中t 。卸所示，t 。咖p 吨- t 2 。在时钟沿来临的至少t s e t u p 前数 据必须稳定才能保证新的数据被触发器采纳。 保持时间：如图2 - 2 中t h o l d 所示，t h o m = t 4 t 3 。在时钟沿来临的至少t l l o l d 时间 内输入数据仍然保持稳定才能保证数据成功地保存在触发器内。 由于时钟分布网络中不同时钟路径上的信号延时不一致，每个触发器的时钟 到达时间有差异，这种差异就称为时钟偏差( s k e w ) 。时钟偏差分为局部时钟偏差和 全局时钟偏差。假设第i 个触发器的时钟到达时间为t i ，第i 个触发器的时钟到达 电子科技大学硕士学位论文 时间为己，则这两个触发器之间的时钟偏差两= t i 称为局部时钟偏差。全局时 钟偏差为s i j - - - m a x t i - m i n t j ) 。 2 1 2 时钟抖动 时钟抖动( j i t t e r ) 是指实际时钟的周期( 频率) 的不确定性，或者说是经过 某一固定参考点位的时间点( 为了方便讨论以下均指时钟上升沿1 2 幅度的时间 点) 与理想时钟的时间点之间的随即偏差。在通常的文献中用，时钟抖动可以分为 相位抖动、周期抖动和周期间抖动等三种类型。 1 、相位抖动( p h a s ej i t t e r ) 相位抖动又称长周期抖动( l o n g - t e r mj i t t e r ) 、绝对抖动( a b s o l u t ej i t t e r ) 或 者时序误差抖动( t i m i n gi n t e r v a le r r o r j i t t e r ) 是指时钟的周期测量时间与理想时钟 周期t 之间的偏差。相位抖动是一种在n t 时间段上的误差积累。 t p ( n ) = t n b i t ，n = i ，2 ，3 ， ( 2 - 1 ) 这里t n 代表实际时钟信号每个周期上升沿的时间测量值。相位抖动经常被用 来衡量锁相环与理想时钟之间的长时间累积偏差的性能。研究发现【8 】【9 】，闭环锁相 环的相位抖动会在t 的时间间隔后饱和，t 取决与锁相环的带宽。 2 、周期抖动( p e r i o dj i t t e r ) 周期抖动还被称作c y c l ej i t t e r ，是指实际时钟周期与理想时钟周期之间的偏差 值。 a t c ( n ) = ( t n - t n i ) - t ，n - - 1 ，2 ，3 ，( 2 - 2 ) 通常认为周期的偏差是各态历经的随即过程，一般用均方根( r m s ) 值来表述周 期抖动： t c 舢2 熙 ( 2 3 ) 由上式可以看出，它只衡量了周期与理想周期的波动大小，并不能反应抖动 的动态特性。 3 、周期抖动( c y c l e t o - c y c l ej i t t e r ) 周期抖动是指实际时钟两个相邻周期间周期的偏差值。 a t c 2 c ( n ) = ( t n i ) 一( t n i - t n 2 ) ，n = i ，2 ，3 ，( 2 - 4 ) 1 2 第二章锁相环技术基础 同样，它的均方根值为： t c 2 c ，咄2 | v l i m ( 2 5 ) 它表示两个连续周期的偏差均方根的大小。 周期抖动与周期间抖动的差别在于前者是将震荡周期与平均周期相比较，而 后者与该周期的前一个周期相比较。因此与周期抖动不同的是9 1 ，周期间抖动衡量 了抖动动态特性。 2 2d l l 与p l l 基础 一个基本的时钟稳定方法如图2 3 所示【6 1 。外部的时钟信号加到时钟电路以产 生必要的时钟波形。后者被送到一个电压控制的延迟线单元，在必要时可使这个 信号变慢。一个逐级加大的缓冲器链用来提供将时钟分配到芯片所需的驱动强度。 这个电路的上面部分提供频率稳定。输出信号采样后送到相位检测电路以与外加 的时钟进行比较。相位检测器产生的输出指明输出信号领先还是滞后于外部时钟。 这个信息用来产生控制延迟线电路r c 时间常数的电压v a d i 。吼。 图2 - 3 一个基本的时钟稳定电路 为了实现对时钟的零延时或倍频、分频输出，可以采用d l l 和p l l 两种方法， 但后者其内部结构与前者不同。延时锁相环就是以类似的方式工作，同p l l 电路 相比，延时锁相技术的滤波电路结构更简单，进入锁定状态更快更准确，实现方 法更灵活，在输入时钟质量较高时其抗抖动性能优于p l l 电路，因此更适合在当 前数字系统高精度芯片上应用。d l l 由一系列延迟线和控制逻辑电路组成。延迟 线将输入时钟( c k i n ) 延迟后输出，然后这个延迟后的时钟信号被传送到系统内 部的所有需要触发时钟的寄存器，同时也被反馈回c k 阳端。控制逻辑电路对c k 州 和c k f b 采样，根据结果对延迟线的参数进行调整，通过延迟线在输入时钟和反馈 电子科技大学硕士学位论文 时钟之间插入延时，直到两信号的上升沿重合，即两个信号相差3 6 0 0 ，此时两信 号相位重合，系统“锁定 。只要输入时钟信号的变化频率足够低，则输入时钟与 输出时钟没有相差，这样，负载就得到了“没有延迟的信号。d l l 作用下的波 形如图1 1 0 所示。 根据锁相环的结构不同大致可以分为如下几种实现方式【l o 】： l 、模拟锁相环：由纯模拟电路实现，其中鉴相器为模拟乘法器，该类型锁相 环也被称作线性锁相环。 2 、数字锁相环：由纯数字电路实现，电路不包括任何电阻和电容等无源器件。