（信号与信息处理专业论文）集成电路超深亚微米互连效应与物理设计研究.pdf

原刨性声明 本人郑重声明：所呈交的学位论文，是本人在导师的指导下。独 立进行研究所取得的成果除文中已经注明引用的内容外。本论文不 包含任何其他个人或集体已经发表或撰写过的科研成果。对本文的研 究作出重要贡献的个人和集体，均已在文中以明确方式标明本声明 的法律责任由本人承担。 论文作者签名； 关于学位论文使用授权的声明 本人完全了解山东大学有关保留、使用学位论文的规定，同意学 校保留或向国家有关部门或机构送交论文的复印件和电子版，允许论 文被查阅和借阅；本人授权山东大学可以将本学位论文的全部或部分 内容编入有关数据库进行检索。可以采用影印、缩印或其他复制手段 保存论文和汇编本学位论文。 ( 保密论文在解密后应遵守此规定) 论文作者签名：斡导师签 山东大学硕士孝位论文 摘要 集成电路特征尺寸进入超深亚微米级。使得芯片速度更快、功耗更低，芯 片整体功能更强，且成本更低1 然而，随之而来的串扰( c r o s s u d k ) 效应、天 线( a n t e n n a ) 效应，以及氓压降等互连效应问题也成为后端设计的瓶颈，制约 着集成电路的发展新的工具，方法、和设计流程对于设计的成功越来越重 要 本课题根据集成电路超深亚微米物理设计与优化的技术要求，以新的工， 具，方法和设计流程为依托，旨在对超深亚微米层次下的所出现的信号完整性 及物理设计中所出现的热点闯题进行探索和研究 首先，该研究着眼于当代物理设计的发展，基于超深亚微米互连特性、信 号完整性等技术关键，对影响信号完整性的主要互连效应及其抑制方案进行了 系统的研究；对超深亚微米物理设计的技术路线进行了深入的探讨 其次，在此基础上，对物理设计流程中的热点问题，诸如：高性能时钟布 线、布图规划、布局布线、电源分布网络的设计与优化及寄生参数的提取等， 进行了较为深入的研究 基于上述诸多项研究成果，确定了合理的技术路线及设计与优化流程。运 用s y n o p s y $ 超深亚微米级物理设计软件，实现了3 2 位r i s cc p u 的物理级设 计该设计采用拥挤与时序双重驱动模式，有效的满足了可布线性与时序功能 的要求在设计流程中，进行了布局内优化、布线优化、搜索提炼，搜索修 补、可制造性优化等多重分步优化方式，显著提高了设计质量。 本项研究针对影响超深亚微米物理设计的主要技术难点信号完整性问题， 在提高电源规划质量的同时，分别对串扰效应和天线效应进行了相应的抑制 设计中，笔者成功地实现了布局后优化和布线阶段对串扰效应的抑制设计。进 行了布线后的详细分析，完成了对残存的违规连线的完全修补此外，在详细 布线后。通过设定天线规则，采用高层跳线方式修补了违规设计，消除了天线 效应，避免了低层跳线的昂贵代价 本论文对超深亚微米信号完整性和物理设计流程所进行的深入研究，对当 代超大规模集成电路物理级设计与优化具有一定的创新性意义 关键词：集成电路；超深亚微米；物理设计：信号完整性；布局布线 山东大学硕士学位论文 a b s t r a c t a st h ei n t e g r a t e dc i r c u i t so c ) a 托s e a l e di n t ov e r yd e 印s u b m i c r o m e t e r ( v d s m ) d i m e n s i o n s , c h i po p e r a t e sm u c hf a s t e ra n dm o r ep o w e r f u lw i t hl o w e rp o w e ra n dc o s t h o w e v e r , c r o s s t a l k , a n t 倒3 aa n di rd r o pb c o o m et h eb o r i c - n e c ko ft h ep h y s i c a l d e s i g n , w h i c hr e s t r a i nt h ed e v e l o p m e n to fi c n e wc a dt o o l s ，m e t h o d sa n dd e s i g n f l o wb e c ：0 m em o r ea n dm o l ei m p o r t a n tf o rt h es u c c e s so f d e s i g n b a s e do nt h e t e c h n o l o g i c a lr e q u i r e m e n t o fv d s mp h y s i c a l d e s i g na n d o p t i m i z a t i o n , s u p p o r t e db yn e wc a dt o o l s ，m e t h o d sa n dd e s i g nf l o w , t h i st o p i ca i m e d t oe x p l o r ea n dr e s e a r c ht h es i ( s i n g l ei n t e g r a t e ) a n dt h eh o tp r o b l e m si np h y s i c a l d e s i g nu n d e rv d s mt e c h n o l o g y f i r s t , f o c u s e do nt h ed e v e l o p m e n to fm o d e r np h y s i e a ld e s i g na n db a s e do i lt h e k e yt e c h n i q u eo fv d s mi n t e r c o n n e c tc h a r a c t e r i s t i c s ，s ia n ds oo n , t h ea u t h o rh a sa s y s t e m a t i ca n dd e e pr e s e a r c ho nt h ev d s mp h y s i c a ld e s i g na n dt h ec o o l i n gs c h e m eo f t h ei n t e r c o n n e c te f f e c t s ，w h i c ha f f e c tt h es i s e c o n d , b a s e do nt h ef i r s tp o i n ：t t h ea u t h o rh a sad e e pr e s e a r c h0 1 1h o tp r o b l e m s i np h y s i c a ld e s i g nf l o w s u c ha sh i g hp o w e r f u lc l o c kr o u t i n g ，f l o o r # a n , p l a c ea n dr o u t e ， p o w e rp l a na n do p t i m i z a t i o n , p a r a s t i ce x t r a c t i o na n ds oo i l b a s e do nt h ea b o v er e s u l t s ，t h ea u t h o rh a se s t a b l i s h e dp r o p e rd e s i g na n d o p t i m i z a t i o nf l o wa n dc o m p l e t e dt h ep h y s i c a ld e s i g no fa3 2b i t sr i s cc p ub yt h e v d s mc a dt o o l so fs y n o p s y s t h i sd e s i g na d o p t e dt h em o d eo fc o n g e s t - d r i v e na n d t i m i n g - d r i v e ra n de f f e c t i v e l ym e e tt h er e q u i r e m e n to fr o u t i n ga n dt i m i n g b e s i d e s ，t h e d e s i g na l s oa d o p t e dt h eo p t i m i z a t i o nm c a l 鹤s u c ha si n - p l a c e m e n to p t i m i z a t i o n , m u t i n go p t i m i z a t i o n , s e a r c ha n dr e f i n e , s e a r c ha n d 托p a 址d f mo p t i m i z a t i o na n ds o o i la n dg r e m l yi m p r o v e dt h eq u a l i t yo f d e s i g r i a sf o rt h es 1w h i c hi st h em a i np r o b l e mf o rv d s m p h y s i c a ld e s i g n , t h ed e s i g n o f f e r sac o r r e s p o n d e n tr e s t r a i n tt oc r o s s t a l ka n da n t e n n aw h i l ei m p r o v i n gp o w e rp l a n d u r i n gt h ed e s i g n , t h ea u t h o rh a ss u c c e s s f u l l yr e s t r a i n e dt h ec r o s s t a l ki np o s t - p l a c e m e n to p u m i z 蜥o na n di o 枷j n g h a sh a dd e t a i l e da n a l y s i sf o rc r o s s t a l ka f t e r r o u t i n ga n d h a sc o m p l e t e dt h er e p a i rf o rr e m a i n e dv i o l a t i o n s b e s i d e s ，b ys e t t i n gt h e 2 山东大学硕士学位论文 _ i i i a n t e n n ar u l ea n df i x i n ga n t e r r l av i o l a t i o n sb yb r e a k i n gt h ea n t e n l l aw i t ha h i g h e r - l a y e r m e t a l 。t h ea u t h o rh a sd e l e t e dt h ea n t e n n ae f f e c ta n da v o i d e dt h eh i g hc o s tf r o mt o p - l a y e rm e t a lt ol o w e r - l a y e rm e t a l s t h ed e e pr e s e a r c h0 1 1v d s ms ia n dt h ep h y s i c a ld e s i g nf l o wh a sa c r e a t i v e s i g n i f i c a n c eo nm o d e r nv l s ii cp h y s i c a ld e s i g na n do p t i m i z a t i o n k e yw o r d s ：i c ( i n t e g r a t e dc i r c u i t s ) ；v d s m ( v e r yd e e ps u b m i c r o m 嗽r ) ； p h y s i c a ld e s i g n ；s i ( s i n g l e n t e g r a t e ) ；p l a c ea n dr o u t e 山东大学硕士学位论文 - i i一 _ i i l _ 第一章引言 1 1 选题背景， 晶体管发明( b e l ll a b 。1 9 4 7 ) 以来，微电子技术在5 0 多年时间里得到了惊 人的发展。集成电路( i c ) 的发展始终遵循摩尔规受l j ：特征尺寸平均每三年缩 小1 4 1 4 倍，集成度则平均每三年增加4 倍；c p u 功能和复杂性每年( 后期减慢为 1 8 个月) 会增加一倍，成本却成比例递减。i c 特征尺寸先后从最初的l o 1 tm 缩小 到0 1 8p m 、o 1 3 l , t m 、0 0 9 1 tn l 。与此同时，i c 芯片的规模在依次经历了，j 、规 模( s s i ) 、中规模( m s i ) 、大规模( l s i ) 和超大规模( v l s i ) 阶段后，发 展到现在的特大规模( u l s i ，集成度 1 0 3 元件芯片) 阶段总的来说，i c 发展 有以下几个趋势： ( 1 ) 加工技术日益精细，集成规模越来越大i ( 2 ) 互连线规模越来越大s i 估计，特征线宽缩小至6 5 n m 时，将需要l o 层 金属线，连线总长度可达i o k m d ( 3 ) 晶圆直径越来越大晶圆直径经历了l 英寸，2 英寸、3 英寸、5 英寸， 至目前1 0 - - 1 2 英寸，2 0 0 9 年预计达到1 8 荚寸目前，中2 0 0 m m 、巾 3 0 0 衄、巾4 0 0 m 的晶圆已大量甩于生产。 ( 4 ) 芯片设计日益复杂化，功能越来越多，性能越来越高1 7 1 目前，0 2 5 0 1 3i lm 线宽已经成为主流生产技术，i c 芯片的集成度达到吉 格( g i g a 。1 0 9 ) 规模，d r 蛳的存储容量达到吉搔位，c p u 的时钟频率达到若干吉 格赫兹 1 2 课题提出【1 2 】 集成电路是电子电路，但它又不同于一般意义上的电子电路，它把成千上万 的电子元件包括晶体管、电阻、电容甚至电感集成在微小的芯片上，正是这种 奇妙的设计和制造方式是它为人类社会的进步创造了空前的奇迹，而是这种奇 迹变成现实的正是集成电路物理设讨i 集成电路的物理版图与集成电路的撅念是一起诞生的，可以说没有物理舨图 就没有集成电路集成电路物理设计是实现集成电路制造所必不可少的设计环 节，它不仅关系到集成电路的功能是否正确，而且也会极大程度的影响集成电路 4 山东大学硕士学位论文 的功能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便捷式设备中 集成电路的高性能低功耗运行都离不开集成电路物理版图的精心设计，现代集成 电路设计中发展起来的全定制与a s i c 设计、单元库和i p 库的建立，以及系统芯片 ( s 0 c ) 设计的新概念和方法学也无一不与集成电路物理设计密切相关。 本课题正是基于这种背景条件下提出的本研究课题采用s y n o p s y s 公司最 新的超深亚微米物理设计工具软件，针对超深亚微米互连特性及物理设计的新 特点，进行了信号完整性和物理设计方法及流程的相关研究。 1 3 论文的内容安排 本论文针对当代物理设计特点首先介绍了超深亚微米互连特性及信号完整 性，并分别对造成信号完整性的主要互连效应及其抑制方案进行了系统的阐 述；然后对当今物理设计流程中的热点问题：高性能的时钟布线方法、布图规 划、布局布线、电源分布网络的设计与优化及寄生参数提取等，进行了分别的 研究；最后，结合s y n o p s y s 物理设计软件进行3 2 位r i s cc p u 物理设计的应用 实例对超深亚微米物理设计进行了详细的阐述 论文的各章安捧如下： 第一章引言 第二章关于集成电路超深亚微米层次下的信号完整性 第三章关于集成电路超深亚微米层次下的物理设计 第四章集成电路超深亚微米物理设计研究实例 第五章结束语 ， 山东大学硕士学位论文 第二章关于集成电路超深亚微米层次下的信号完整性 信号完整性问题虽然形式各异，但有一个共同特征：存在以某种可怕方式 损坏设计的有害噪声信号完整性问题起源于模拟设计，但现在己广泛存在于 数字设计中。 电源栅格噪声、各种信号间的串扰以及电子迁移都可能导致设备无故障工 作时间缩短，甚至使一个设计无法实现其目标。由于信号完整性问题会影响到 快速成长市场中的芯片生产，因而会制约良品率和收益，并且这些问题也正变 得越来越难解决 2 1 信号完整性的主要影响因素 信号完整性问题的解决通常要综合考虑以下因素：某种类型的性能( 速 度、功率或面积) ；良品率或可靠性：以及设计性能。例如，要想在电源栅格 中保证严格的i r 压降范围，就必须更仔细地考虑电源规划，而这样做势必会影 响设计的性能。 在今后三或四个c m o s 技术节点中，影响信号完整性的因素主要有： 1 信号元件数量的增长与互连效应影响的增强。这在高速增长的通信和消 费电子等领域表现得尤其明显随之而来的是，信号完整性问题在相应的电路 中表现得越来越突出一个尚未考虑耦合、电源噪声和电子迁移的电源管理电 路将不能正常运行2 3 1 2 。单芯片集成多系统。具有上百个内核的系统级芯片( s o c ) 已经开始应 用于高端网络设备，今后几年中s 0 c 的应用还会更加普及其结果就是，大量 第三方内核之间会出现数百条精细的系统级信号线。这些长信号线甚至会显现 前所未有的感抗和阻抗效应 3 电源功率的增加i 如果没有足够的时序收敛，设计也会越来越受制于 功率约束。因此信号完整性管理不能仅仅关注它对时序收敛的影响，还要考虑 功耗的约束 4 技术空间复杂性的提高设计师可用的设计方法日益丰富，这包括集成 电压岛、专用的单元库以及更广范围( 多门限) 的器件选择1 3 1 但同时，更多的 选项也会带来更多出现信号完整性现象的机会。 6 山东大学硕士学位论文 5 可制造性分辨率增强技术以及该技术与设计流程的整合速度会进一步 加快，从而产生新的信号完整性建模困难。 这些信号完整性问题的解决将依靠技术，智能设计与方法学限制的更好组 合不同的目标市场需要不同的方法因此，解决信号完整性问题虽然困难， 但还是可行的。首先，可以采用先进的信号完整性弱化设计技术，这也许可以 借鉴高速、片外的串行互连的设计思想。其次，具体的信号完整性问题显然可 以嵌入到常规的时序分析类工具中。第三，电源栅格规划等最新高级工具的应 用会越来越普及 2 2 影响信号完整性的互连效应 2 2 1 超深亚微米层次下的金属互连特性 如图2 - i 所示，在传统技术中，金属线很宽，线间间隙( w i r es p a c e ) 也很 大因此，电容主要由面积电容( a r e ac p a c i t i a n c e ) 即连线与衬底复合面积电容 和连线侧壁与衬底电容决定，面积电容取决于连线的宽度，而连线侧壁与衬底 电容则主要取决于连线的高度 图2 - 1 ：传统硅技术 如图2 2 所示，在超深亚微米层次，特征尺寸( f e a n n es i z e ) 的减小和金属 互连电阻的制约使得金属互连线交得很细很高，相邻线间闯隙也越来越小电 容也随之由金属互连的侧壁电容所决定。在典型0 1 3 微米库互连电容中，面积 电容只占全部电容的1 1 左右( 2 射 i 蝗 图2 2 超深亚徽米硅技术 7 山东大学硕士学位论文 2 2 2 串扰效应【2 6 】 串扰( c r o s s x a l k ) 是指两根相邻的连线相互间的电磁耦合作用所诱生出的干 扰噪声。在超深亚微米v l s i 电路中，器件阈值变小，其噪声冗余也随之减少， 当该噪声的峰值足够大时，它将导致互连线上传输的信号的逻辑特性发生混 乱，或是使互连线终端的负载管工作不正常，从而使受害线上的信号完整性受 到破坏。当串扰噪声的峰值接近m o s 晶体管的阈值电压，由于亚阈值漏泄电 流，高速高密度电路将耗散许多额外功率。串扰是超深亚微米v l s i 互连布线中 必须考虑的问题。 ( 1 ) 串扰对时延的影响 在图2 - 3 中给出了一个连线网络发生串扰的基本情形两个连线网络通过 寄生电容耦合。通常将延迟和逻辑层次正在计算的连线定义为受扰网络 ( v i c t i m ) 。如图2 3 中n e t b ，而与受扰网络有明显的耦合电容并能影响其传输 时间的连线为侵扰网络( a g r e s s o r ) ，如图2 3 中n e t a 和n e t c 、 、竺竺=： r ) 。 鸭 _ 。 t t ) _ f _ o 。，j i 、i 之竺：b 。 _ h _ - 图2 - 3 ：互连串扰网络 因为耦合电容的存在，发生在侵扰网络的转换会部分的传达到受扰网络， 从而造成受扰网络信号传输波形的非期待变形。串扰所造成的受扰网络的变化 表现在时序上就会导致建立时间或保持时间的违规( v i o l a t i o n s ) ，造成串扰时 延：表现在逻辑层次就会造成串扰噪声( 毛刺) 如图2 - 4 所示，根据受扰网络和侵扰网络转变方向的不同，串扰时延主要 包括以下两个方面：如果侵扰网络和受扰网络在相反方向翻转时，时延就会增加 如果侵扰网络和受扰网络在相同方向翻转时，时延就会减少 0 1 ：= ：f p - n c h _ m o 竹 图2 - 4 串扰对时延的影响 二晰兰 山东大学硕士学位论文 ( 2 ) 串扰对功能的影响 连线间耦合电容的存在在影响时延的同时也会造成功能的失效当侵扰网 络和受扰网络同时跳变时，就会造成受扰网络信号传输的加速或者减速当侵 扰网络对一静态受扰网络跳变时，就会在受扰网络产生噪声( 或者毛刺) ，噪 声的存在会引起非期待性信号造成逻辑功能失效这种效应被称为串扰噪声 ( 毛刺) 图2 - 5 表明了串扰在功能上的作用因为耦合电容( c c ) ，随着侵扰网络 的跳变，在静态( 逻辑值为0 ) 的受扰网络上产生毛刺，这就造成缓) 申器 ( b u f f e r ) 的输入端产生一转变信号，该信号顺序传播最终到达时序器件造成 逻辑失效。串扰噪声会发生在电源带( p o w e rr a i l s ) ( 低于v d d 高于v s s ) 或者超 过电源带( 高于v d d 低予v s s ) 毛刺超过电源带可能不会影响组合逻辑，但会 造成时序器件琐存不正确状态 v _ + 图2 - 5 串扰对功能的影响 2 2 3 天线效应 在m o s 器件及其i c 中，栅极下面存在一薄层s i g ，此即通称的栅氧( 化 层) 栅氧的漏电与栅氧质量关系极大，漏电增加到一定程度即构成击穿，导 致器件失效聊天线效应( a n t e n n a ) 是栅氧的主要损害类型，也是半导体生产 线中知名的良率杀手之一简单的说是由于金属淀积( p l a s s a ) 制程中，出现 大量电荷异常的累积于栅极上的金属层，导致栅氧化层的电场增强而造成损 害一般而言，累积的电荷随金属层的尺寸( 面积或边长) 增加而增加，所以 金属层有类似天线的作用，故称之为天线效应 1 栅氧击穿机理【l 秘 氧化层的击穿( b r e a k d o w n ) 机理( 过程) ，目前认为可分为两个阶段，第 一阶段是建立( 磨损) 阶段，在电应力作用下，氧化层内部及s i 田一s i 界面处发 生缺陷陷阱、电荷) 的积累，积累的缺陷达到某一临界值，转入第二阶段， 9 山东大学硕士学位论文 在热、电正反馈作用下，迅速使氧化层击穿。栅氧寿命由第一阶段中的建立时 间所决定 对电应力下氧化层中及界面处产生的缺陷，一般多认为是电荷引起的，对 电荷的性质，有两种看法； 第一种看法认为：s i 仅的导电机理是电子从阴极注入，注入电子以f - - n ( f o w l e r n o r c t h e i m ) 隧穿电流出现，而不是空穴从阳极注入，因为与空穴有关 的势垒高度和有效质量都较大 、 s i 仉在一定电场作用下，产生f - - n 隧穿电流，电子从阴极注入氧化层中， 注入电子在阴极附近可产生新的陷阱或被陷阱所俘获，局部电荷的累积，使其 与阳极问某些局部地区的电场增强，由于s i 如中场强分布不是线性的，只要达 到该处s i 嘎介质的击穿场强就发生局部介质击穿，进而扩展到整个s i 傻层，这 是电子负电荷积累模型 另一种看法认为：注入电子在s i m 中被俘获，或发生碰撞电离，产生电子 一空穴对，也可能产生新的陷阱；空穴在向阴极漂移过程中被样化层陷阱所俘 获，产生带正电的空穴积累另外，电子注入在晃面处使s i - o 、s i - h 键断裂产 生正电荷的q i t 、q o t 因正电荷的积累，增强了阴极附近某处的电场，它使隧 穿电子流增大，导致空穴进一步积累这样正电荷的积累和隧穿电子流的增加 形成一个正反馈，最终引起s i 如的击穿，这就是正电荷积累模型 2 失效模式鲫 当氧化层厚度 4 6 姗时，氧化层中的压降大于s i $ i 仅界面电子的能量高 度，栅极电流属于f - - n 隧穿电流，即属于栅氧硬性击穿( h a l db r e a k d o w n ) 硬性击穿后，栅极电流明显大于源极电流造成元器件特性失效，对电路造成致 命伤害 当氧化层厚度 ，q 啪目闺 c i l 。 s 一一 = 二二二 s 岫q r - - li 圈2 - t 寄生电容的变化 电容不断增加的线闻耦合电容加剧了信号相互间的影响。如图 8 所示，在 1 8 0 硼以下因线间藕合电容对互连延迟的影响已明显超过村底电容成为互连延迟 ， 。的主要影响因素 _ 哳酗 圈2 - 8 寄生电容与特征尺寸的关系1 2 ，i ( c l - t ：线闻耦合电容：“，线与衬底电容) 2 串扰的主要抑制措施嘲 串扰是比例噪声源这意味着放大信号电平对加大噪声容限没有任何帮 助，因为噪声源也同样比例被放大了解决这一问题的唯一选择是控制电路的 几何形态，或采用对耦合能量较不敏感的信号传输规范可确定以下所提议的 基本规贝i j ： ： ( 1 ) 如有可能，尽量避免浮空节点对串扰问题敏感的节点，如预充电总 线，应当增加保持器件以降低阻抗，因为侵扰网络x 对被一内阻为r t 的信号源驱 动的受扰网络y 的瞬态响应以时间常数= 贾，( + c r ) 衰减显然，通过在一 墼一 骂 山东大学硕士学位论文 个动态栅或预充电导线上加一个保持晶体管( k o e p c rt r a n s i s t o r ) 以降低导线的驱 动阻抗从而减小t 。可有效的抑制串扰 ( 2 ) 敏感节点应当很好的与全摆幅信号( 跳变电压为v d d ) 隔离因为全摆 幅信号对附近的具有低摆幅预充电节点的电路影响明显。 l 是缩小 因子这是缩小一条互连线表面几何尺寸的最基本影响 一材料层的薄层电阻为：置= 钐，电阻率p 并不因为- 而变化，所以每 单位长度的连线电阻r 会增加，如式2 - 1 所示，增加比例与缩小因子成正比 r ：r 。，1 ：霄 ? w 1 2 - 1 垂直尺寸t 主要是通过影响单位电阻使连线电阻发生变化迸而影响时序 的，而氧化层厚度t 1 则通过影响单位长度的电容来影响时序的即t 和t 舶的减 小会造成连线电阻电容的增加，增加时延。反过来增加t 和t “，那么电阻电容 都会随之变小，降低时延 ( 2 ) 铜连线的趋肤效应【研 铜作为低电阻导线由于存在所谓的趋肤效应( s k i ne f f e c t ) ，它不仅呈现出 电感，而且还会有复杂的电阻关系趋肤效应会导致铜导体的电阻在高频下的 增加( 同时其电感降低) 一个理想的导体只在表面流过电流在表面流过的电流有边界效应一一任 何在导体中的电流产生的电磁力将会导致反向抵消的电流用于i c 的铜连线是 i ， 山东大学硕学位论文 一种非理想的导体；在低频下，电磁力相对较小，而导线电阻相对足够大，电 流会流过导线的整个截面但是，随着信号的频率增加后，电磁力也会增加 电流通过一个随着频率上升的导体时，它将向绝缘导体的边缘方向迁移，当导 体靠近地线的时候，电流会同时向对方方向移动趋肤效应导致了导体的阻抗 随频率而上升 2 i r 的主要抑制措施【3 3 l 抑制电源压降的最好的方法是在设计的早期阶段进行合理的的电源规划， 避免后期反复迭代过程中消耗大量的时间此外，还可以在布局布线阶段选择 合适的驱动方式，增加高功耗区电源环和电源带的宽度，对分布于同一电源带 上的标准单元依据功率消耗情况进行位置调整，以分散功率消耗减小电源压 降，在布局完成后，针对电源分布网络进行压降的精确分析，根据分析的结果 进行电源分布网络的优化，通常是增加电源网络的驱动能力，增加电源分布网 络的密度等同时要避免电源网络过于密集，因为电源网络布满整个芯片，电 源网络的密集，会给布线带来不必要的阻碍，因此通过电源压降的精确分析 合理布置电源网络对于抑制电源压降是十分必要的 2 3 4 电子迁移的抑制方案i 碰1 3 l 金属导线的平均失效时闻( m e a nt i m et of m l u r e 。m t f ) ，即5 0 测试点的 失效时间是电流密度的函数 m f t “_ 4 e q “r 2 - 2 】 其中，是电流密度a c m 2 ，n 是l 3 之间的常数，q 为扩散激活能量( e v ) ，t 为金属条温度( k ) ，k 为波尔兹曼常数8 6 2 1 0 4 该方程由漂移速度关系推导 而得到 由上式可知，电迁移与j 、t 关系密切 在物理设计层次，通过控制在互连线中的电流密度j ，可有效的避免过多的 形成小丘和空穴对于厚度为t 和宽度为- 的互连线电流密度为，= i a ，式中 t 为电流，单位为安培，而a - - t t 为横截面积，单位为平方厘米版图设计者不 能改变材料层的厚度t ，因为厚度是由工艺线确定的因此电迁移是通过确定使 j 低于最大的电流密度值j 。所要求的最小线宽- 来控制的 在设计中要充分考虑金属膜的温度及温度梯度( 两端的冷端效应) 对电迁 移寿命的影响，当j l o a c m 2 时，焦耳热不能忽略，膜温与环境温度不能视而 山东大学磺士学位论文 一i 一 i i 一 i 一- 不见。特别当金属条的电阻率较大时影响更明显因此，合理的布线减小热阻 防止热不均匀性，选择合适的封装形式，有利于散热降低芯片温度，有效抑制 金属的电迁移。 此外，介质膜的应用和金属条材料的选择也是抑制电迁移的重要因素互连 线上覆盖介质膜( 钝化层) 后不仅可防止金属条的意外翅| 伤，防止腐蚀及离子玷 污，也可提高其抗电迁移及电浪涌的能力介质膜能提高抗电迁移的能力，是因 表面覆有介质是降低金属离子从体内向表面运动鲍摄率，抑制了表面扩敖，也降 低了晶体内部肖特基空位浓度另外，表面的介质膜可作为热沉使金属条自身产 生的焦耳热能从布线的双面导出降低金属条的温开及温度梯度。 铝中掺入c u ，s i 等少量杂质时，能提高铝的抗电迁移能力，这是因为硅在锅 中的溶解度低。大部分硅原子在晶粒边界处沉积。且硅原子半径比铝大，降低7 铝离子沿晶界的扩散作用在v t s i 电路中，目前已采用铜作互连材科此时以锻 基材料作为互连线使用，其电导率不够高，抗电迁移性能差，已不适应要求镉 的导电性好，在同样电流密度下。寿命将l 乞a l - s i - - c u 的长3 4 个数量级 山东大学硕士学位论文 第三章关于集成电路超深亚微米层次下的物理设计 3 1 集成电路物理设计方法研究1 1 4 1 物理设计是整个集成电路设计过程中与产品研制和生产直接相关的设计过 程，直接关系到芯片的设计周期、生产成本和产品质量物理设计以往通常是 人工设计中耗时最多，差错率最高的设计过程，也是集成电路设计发展较快， 自动化水平较高的领域。物理设计与工艺水平联系密切，因而需要研究解决深 驻微米技术闯题的新的设计方法和算法随着工艺的发展和集成电路功能的要 求，设计目标已从原来的单一追求最小面积为优化目标的设计方法转化到了以 追求时序、性能功耗等多目标的设计方法，相应地出现了时序驱动、性能驱 动、功耗驱动、面积驱动等设计方法这些设计方法针对不同的优化目标，采 取的优化策略和设计流程不尽相同，下面就几种常用的设计方法作一下归纳： 面积驱动( a r e a - d r i v e n ) 的设计方法，该方法主要为了降低芯片成本，使用 统计的线负载模型，采用逻辑优化、拥塞最小化技术，以实现最小的可布通的 芯片面积该设计方法在早期集成电路设计中普遍采用，不考虑互联延迟的影 响，在深亚微米阶段需要与其它优化目标一起进行 时序驱动( t i m i n g - d r i v e n ) 的设计方法，该方法以优化连线长度为目标，通 过最小化关键路径上的互联延迟来实现电路延迟最小的目标该方法包含了时 序驱动的布局布线，通过采用一些延迟优化算法，如零延迟算法、基于平衡的 布局技术、时钟树的优化等技术，来满足系统设计的时序要求。 功耗驱动( p o w e r - d r i v e n ) 的设计方法，该方法布局期间以减小功耗为目 标，主要通过减小高切换率的连线长度来减小动态功耗。 另外。还有许多基于其它性能考虑的设计方法，如为了得到高性能的时钟 网络而采用的时钟驱动( c l o c k - d r i v e n ) 的设计方法，该方法通过时钟树优化来 最大限度地减小时钟偏差问题：以及为了避免热岛问题，均匀热分布，所采用的 轨道驱动( r a i l - d r y e n ) 设计方法。虽然许多设计目标的相互依赖性有待解决， 但最重要的是如何平衡可布线性、时序与功耗三者之间的关系，因为优化三者 中的任何一项都可能使另两项出现问题为了解决这些复杂的相互依赖关系， 需要使用一个可以同时处理多个目标的开放目标函数。时钟与电源网络需要消 耗大量的布线资源，因此对它们的规划与分析一般都在较早阶段进行，并需要 山东大学硕士学位论文 满足每个单独芯片的具体要求。时钟树的插入通常在布局工作完成以后进行， 而电源网络需要根据统计或经验估算值进行预先确定 3 2 物理设计的主要流程及相关研究 3 2 1 物理设计的主要流程 9 1 1 1 1 l 物理设计的主要流程包括布图规划( f l o o r p l a n ) 、电源规划( p o w e r p l a n ) 、布局( p l a c e m e n t ) 、时钟树综合( c l o c kt r e e ) 、布线( r o u t i n g ) 、 验证仿真到流片 1 布图规划 布图规划是正式布局前的准备活动，它的输入是系统模块的划分和电路门 级网表。布图规划的任务是在芯片中安排兆单元放置、决定i o 引脚( p a d ) 的位置、”决定电源压焊块的个数和位置，进行行通道的生成，从而规划出版图 设计的蓝图 ( 1 ) i 0 单元布置：顺序摆放i 0 ( p a d ) 时要考虑到内部模块的位 置、电源p a d 的个数和种类，因为不同种类的信号p a d 需要不同种类的电源，有 些相同电压的电源也是不能共用的，特别是模拟信号要注意隔离，且电源p a d 的 个数计算要兼顾芯片封装的最低要求和芯片内部的功耗 ( 2 ) 兆单元布置：锁相环( p l l ) 、存储器( m e m o r y ) 这类部件属于兆 单元( m a c r o c e l l ) ，利用自动布局布线工具自动放置兆单元一般是不可取的 由于兆单元的放置位置基本上决定了此芯片的大体结构和主要性能，所以这一步 基本是手工操作在了解了运算数据的流向、各大模块间的关系和位置后，可决 定兆单元的大体位置。在逐一放置各个兆单元时。要考虑其引脚( p i n ) 的位 置、方向、数量及相互问的对应关系，因为兆单元常常会禁止几层金属布线层的 使用，所以要注意给穿过它的信号线留有足够的空间，特别是兆单元之间常见 的版图规划是兆单元放在四周，标准单元( s t a n d a r dc e l l ) 放在中间，且留给标准 单元的空间形状以方形为好 ( 3 ) 行通道生成；行通道( r o w ) 是放标准单元用的，兆单元的位置大致决定 其整体形状。行通道和兆单元之间要留有一定的空间，以利于兆单元的信号连线。 2 电源规划 电源规划前要估计功耗。如果电源环设得太宽，则芯片封装无法承受，太窄则 供电不足影响速度应在管脚和面积允许的范围内多留一些空间由于各模块 山东大学硕士学位论文 的功耗不同，布线密度并不相同。在布线完成之后应用压降( i rd r o p ) 检查整 体的供电情况 3 布局 布局主要指的是如何合理地放置标准单元，在不移动放好的兆单元的前提下， 布局可以根据时序要求来做，也可以以拥塞程度( c o n g e s t i o n ) 为主进行，或者 两者兼顾同时进行在布局开始前。可以产生一些块区域( b l o c k a g e ) ，在这个 区域是不能摆放标准单元的，避免布线时连线过长 4 时钟树综合 时钟树不同于缓冲器树，须在考虑驱动能力的同时兼顾延时情况在进行时 钟树综合时会碰到以下几项指标：树的根结点、时钟周期、树的最大延迟、树的 最小延迟、时钟歪斜( s k e w ) ，传递时间( t r a n s i t i o nt i m e ) 和缓冲器的种 类可通过时间报告来评价这些指标 5 布线 布线时首先留出模拟信号用的走线和隔离空间。然后考虑时钟树的布线，可 以选择用传输速度较快的金属层作时钟树布线。最后是数字信号布线。对主要 关键路径的布线，可以适当地给此线加权 6 验证仿真 最后的工作是版图与电路图检查( l v s ) ，找寻物理版图( 1 a y o u t ) 和电路 图( s c h e m a t i c ) 之间的不一致它可以检测到浮动的端口，即没连到线上的引 脚：浮动的线，即只连了一个引脚的线，短路的，开路的。然后是设计规则检查 ( d r c ) 。主要是检查与设计规则是否冲突经l v s 、d r c 验证无误后，最后输出 g d si i 文件，交于芯片代工厂商完成流片 3 2 2 物理设计的相关研究 3 2 2 1 布图规划 由于超深亚微米条件下，连线延迟所占的比重增加，如何规划布局结构对 于减小连线长度，降低互联延迟，起着非常关键的作用。因为模块的布局结构 对于布线影响很大，许多基于时序驱动或性能驱动的布图规划方法提出了许多 新的设计方法，如层次化设计方法、软核分组优化和软核时序预算方法等，本 节针对一些主要的时序驱动布图规划方法进行研究。 山东大学硕士学位论文 _ _ _ _ _ _ i _ l _ _ _ _ _ _ _ _ _ _ _ _ _ 一 题。图3 - 2 给出了一个使用s l i c i n gt r e e 的例子，在f l o o r p l a n 阶段使用 s 1 i c i n g 划分法对区域进行划分，首先将整个区域划分为两部分，接着依次将划 分出的子区域进行划分，直到所有的电路模块都放入到了相应的子区域，并将 s l i c i n g 的顺序保存起来，本例的分割顺序为卜2 3 4 ，这样就可得到布线通道 的顺序为4 - 3 - 2 - i ，并依据该顺序对t 型交叉通道进行宽度和布线方向的调整 电量覆块 a ) 图3 - 2s l i c i n g 树 2 ) 平面设计与层次化设计 当前的设计中，广泛采用两种形式的设计流程，一种是平面设计流程( f l a t d e s i g nf l o w ) ，一种是层次化( h i e r a c h y ) 设计流程平面设计流程中，首先需 要将前端生成的逻辑网表展平，并将设计中的标准单元作为叶节点，不同功能 的模块所包含的标准单元都在同一个层次上在平面设计流程中，各个i p 模块 是打散( s m a s h ) 排列的，不需考虑各个模块的功能与位置关系。并利用工具进 行自动的布局布线由于平面设计流程不用考虑单元的层次，在标准单元的布 局上，往往可以得到比较快的执行速度，如a s t r o 就有该项功能，但缺点在于不 能针对系统功能施加约束，对于大型复杂系统往往不能得到最优的时序性能。 层次化设计是在物理设计中，保持逻辑设计的层次，并按逻辑关系进行模 块划分、约束加载和对布局布线等进行优化层次化设计具有许多优点，主要 是它可以对模块施加灵活而严格的约束，可以允许多个物理设计人员并行工 作，提高物理设计的并行性，能够减少一些重复的迭代工作，由于增加了许多 对功能模块的操作，还可以节约系统资源层次化设计也有其局限性，主要是 设计过程复杂，对含有多个i p 模块的设计需要对每个模块进行优化工作，层次 化设计对于规模不大的设计优化功能并不明显 ( 1 ) 在平面设计流程中采用分组的方法 平面设计可以采用分组( g t o u p ) 的方式，对一些特定的单元增加区域约 山东大学硕士掌位论文 _ _ m i i i _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ - 一 束在此方法中，首先将一些具有相同特性的单元实例化归为一个分组，并通过 对分组施加约束的方式实现优化的目的组的排列一般根据分组与其它模块或1 0 的关系，手工排列分组的位置，分组的形状以及高宽比( h 霄) 可以通过设置来 改变这样即考虑了分组的功能特点，也兼顾了排列的要求，对于功能比较复杂 的电路，采用分组的方法可以减小连线长度，降低拥挤程度，更易于布线，