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数字电路课程设计报告 JIANGSU TEACHERS UNIVERSITY OF TECHNOLOGY 数字电路课程设计报告基于FPGA的8*8点阵显示器 学院名称: 电 信 学 院 专 业: 电气工程及其自动化专业 班 级: 08电气2 姓 名: 韩 韬 同组姓名: 董 立 峰 学 号: 08312218 指导教师姓名: 宋伟 黄成 2010 年 12 月 一 课题要求(1)技术要求掌握较复杂逻辑的设计,调试。掌握用VHDL语言设计数字逻辑电路。掌握quartusII6.0软件的使用方法。了解8*8列共阴点阵显示器的工作原理和功能。掌握常用驱动电路的原理及使用方法。掌握EP2C5T144C8芯片的使用。(2)功能要求本设计为基于FPGA的8*8点阵显示器,运用VHDL语言编写软件,并通过硬件来实现显示汉字,及滚动,屏显等功能。主要功能:静态显示一个完整的汉字能一屏一屏动态显示多个汉字能滚动动态显示多个汉字能通过开关控制点阵显示方式(3)本人工作在此次课程设计中我主要负责软件的编写与仿真。以及软件的下载。二 设计方案1 原理图要实现8*8点阵显示器显示动态汉字的功能,主要实现两方面的设计:硬件部分和软件部分。2 硬件部分硬件部分主要包括:驱动电路,点阵显示器,端口降压电路。本次使用的点阵显示器为列共阴型点阵显示器。及当行为高电平,列为低电平是对应的发光二极管反光。硬件部分的主要功能是将软件中输出的行列信号在点阵中显示出来。3 软件部分软件部分通过调用汉字库的方式来实现汉字的显示。通过逐列扫描的方法来实现完整的汉字显示。编辑输入:首先根据课程设计与硬件要求在quartus中编写软件。功能仿真与时仿真:利用EDA工具软件对EDA设计进行模拟,验证设计和排除错误。锁定端口:结合硬件要求锁定各个端口。编程下载:把生成的编程文件通过编程器载入目标器件,以便进行硬件验证和调试,进而完成设计。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all; 库说明部分entity dian isport(clk,k,k1:in std_logic; 定义时钟信号,滚动开关k和屏显开关k1 com:out std_logic_vector(7 downto 0); 行共阳输出控制端口 lie:out std_logic_vector(7 downto 0); 列共阴输出控制端口end dian;architecture one of dian issignal st:std_logic_vector(7 downto 0);signal osc:std_logic; 列扫描控制信号signal osd:std_logic; 字库地址控制信号signal dff:std_logic_vector(24 downto 0);signal data:std_logic_vector(7 downto 0);signal d0,d1,d2,d3,d4,d5,d6,d7:std_logic_vector(7 downto 0);signal lie0:std_logic_vector(7 downto 0);begincom=data;lie=st;d0=00000000when lie0=00000000else01111100when lie0=00000001else10000010when lie0=00000010else10000010when lie0=00000011else01111100when lie0=00000100else00000000when lie0=00000101else01101100when lie0=00000110else10010010when lie0=00000111else10010010when lie0=00001000else01101100when lie0=00001001else00000000when lie0=00001010else00111110when lie0=00001011else00101010when lie0=00001100else11111111when lie0=00001101else10101010when lie0=00001110else10111110when lie0=00001111else11000000when lie0=00010000else00000000when lie0=00010001else00000100when lie0=00010010else00100010when lie0=00010011else00101011when lie0=00010100else00101010when lie0=00010101else00101010when lie0=00010110else11101010when lie0=00010111else10000000when lie0=00011000else11000000when lie0=00011001else00000000when lie0=00011010else11000100when lie0=00011011else10100010when lie0=00011100else10010010when lie0=00011101else10001100when lie0=00011110else00000000when lie0=00011111else00000000when lie0=00100000else00000100when lie0=00100001else00000000when lie0=00100010else00000000; 字库0d1=01111100when lie0=00000000else10000010when lie0=00000001else10000010when lie0=00000010else01111100when lie0=00000011else00000000when lie0=00000100else01101100when lie0=00000101else10010010when lie0=00000110else10010010when lie0=00000111else01101100when lie0=00001000else00000000when lie0=00001001else00111110when lie0=00001010else00101010when lie0=00001011else11111111when lie0=00001100else10101010when lie0=00001101else10111110when lie0=00001110else11000000when lie0=00001111else00000000when lie0=00010000else00000100when lie0=00010001else00100010when lie0=00010010else00101011when lie0=00010011else00101010when lie0=00010100else00101010when lie0=00010101else11101010when lie0=00010110else10000000when lie0=00010111else11000000when lie0=00011000else00000000when lie0=00011001else11000100when lie0=00011010else10100010when lie0=00011011else10010010when lie0=00011100else10001100when lie0=00011101else00000000when lie0=00011110else00000000when lie0=00011111else00111110when lie0=00100000else00100010when lie0=00100001else00000000when lie0=00100010else00000000; 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字库6d7=2e7 thendff=0000000000000000000000000;elsedff=dff+1; dff进行加1循环osc=not dff(8); 时钟信号osc为以信号dff第8位变化频率变化 osd=not dff(24); 时钟信号osd为以信号dff第24位变化频率变化end if;end process first;second:process(osc)beginif oscevent and osc=1 thenif st(7 downto 0)=00000000 or st(7 downto 0)=01111111thenst(7 downto 0)=11111110;data=d0;elsif st(7 downto 0)=11111110thenst(7 downto 0)=11111101;data=d1;elsif st(7 downto 0)=11111101thenst(7 downto 0)=11111011;data=d2;elsif st(7 downto 0)=11111011thenst(7 downto 0)=11110111;data=d3;elsif st(7 downto 0)=11110111thenst(7 downto 0)=11101111;data=d4;elsif st(7 downto 0)=11101111thenst(7 downto 0)=11011111;data=d5;elsif st(7 downto 0)=11011111thenst(7 downto 0)=10111111;data=d6;elsif st(7 downto 0)=10111111thenst(7 downto 0)=01111111;dataif lie0(7 downto 0)=00011111 thenlie0(7 downto 0)=00000000;else lie0if lie0=00000000 thenlie0=00011111;else lie0=lie0-1;end if; k为0是向右滚动end case;elsif k1=0 then k1为低电平时为屏显 if lie0=00100010 or lie0=00011111then lie0=00100000; else lie0=lie0+1; end if;end if;end if;end process third;end one;三 单元模块设计,仿真结果分析1 程序包的说明软件中一共调用了1164,unsigned和arith三个程序包。因此要先进行库的说明。2 实体根据硬件与设计的要求定义程序的输入输出。定义了k,k1两个开关,clk为脉冲信号,com为行控制信号。Lie为列控制信号。3 汉字库的编写根据设计中要求显示的汉字,编写逐列扫描时各行的行控制信号电平高低。分别给lie1不同取值时d0-d7赋值。及在显示不同汉字时各行的高低电平。因为实际用得8*8点阵显示器为行共阳的显示器,若点阵中发光二极管发光,则该发光二极管的行控制信号应该为高电平。否则为低电平。4 分频模块为实现点阵显示器显示完整汉字,利用肉眼视觉上的延迟,运用快速逐列扫描的方式来实现显示完整的汉字。因此控制列扫描的脉冲信号周期应该较短。osc为
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