（计算机应用技术专业论文）16位高速dsp增强型同步串行口的设计.pdf

摘要 摘要 数字信号处理器是一种新型的结构特殊的单片微计算机，特别适用于数字滤波、高 保真的视频、图象和语音处理中，并以其强大的处理能力和高度的灵活性迎合了信号处 理任务对实时性和精确性的要求，因而获得了较大发展。国内在d s p 设计方面的研究仍 然处于起步阶段。本文针对1 6 位高速d s p 开展工作，完成了其中外围模块部分的研究 与设计，着重对增强型同步串口e s s p ( e n h a n c e ds y n c h r o n o u ss e r i a lp o r t ) 进行研究。 论文的主要工作及创新如下： 1 本文从1 6 位定点d s p 出发，讨论了其外设电路的特点，然后具体地阐述了所参 与课题的研究情况。 2 重点论述了增强型同步串口的设计与仿真。在研究现有的串口结构后，对e s s p 中主要电路进行了优化，设计出了高性能的发送接收电路。仿真结果表明：增强型同 步串口( e s s p ) 能够高速、可靠的收发数据。 3 为了能稳定地提取同步信号而实现同步，文章提出了一种新的设计方法：并行 同步技术，可将串行数据转换为并行，降低了数据率，从而有效地提高了电路的性能。 4 对e s s p 的工作方式进行了详细的分析并探讨了其设计及实现方式，并用 v e r 儿o g x l 对各个功能模块进行了仿真验证。 本文提出的在e s s p 内部增加两个四字深f i f o 缓存器的设计方法，极大地提高了接 收和发送数据的速度，降低了c p u 的开销量，减少了接收、发送中断次数，提高了串口 传输效率。该设计方法具有实际的参考价值和应用意义。 关键词：数字信号处理，同步方式，帧同步，内部时钟，外部时钟，接收 端，发送端 江南大学顶士学位论文 a b s t r a c t d i 百t a ls i g n a l p r o c e s s o fi san e wt y p e ，s j n 羽ec h i pm i c m c o m p u t e rw j t hs p e c i a l s t 八l c t u r c ，a n di ss p e c i a ls u i t a b l ef o rd j 百t a lf i l t e r i n g ，h i g h f i d e l i t ya u d i o ，g r a p h i c s ，a n dp h o n e t i c p m c e s s i n g ，a n dm e e t st h ef e q u i r e m e n to fa c c u m c ya n d r e a l t j m ep r o c e s s i n gw i t hi t sp o w e r f u l p r o c e s s i n gc a p a b i l i t ya i l dn e x i b i l i t y ，a sar e s u l t ，i tm a k e sar a p i dp r o 铲e s s i nc o n t r a s t t h e r e s e a r c ho fd s pd e s i g ni nc h i n ai sm e r e l yj nt h eb e g i n n i n g 1 nt h ep a p e l t h em a i np u i p o s ei s r e s e a r c ho f1 6 b j th i g h s p e e dd sp ，a n dh a sa c c o m p l i s h e dr e s e a r c ha n dd e s i g no ft h ep e r i p h e r a l m o d u l ei nt h ed s p s ，a n df o c u s e so nr e s e a f c ho fe n h a n c e ds y n c h m n o u ss e r i a lp o n ( e s s p ) t 1 1 em a i nw o r ka n di n n o v a t i o n so ft h ep a p e ra r ea st h ef o l l o w s ： 1 n ec h 盯a c t e r i s t i co fp c r i p h e r a lc i r c u i t sw a sd i s c i l s s e di ni tf f o m1 6 b i t f e dd s p 柚d t h e n e x p o u n d sr e s e a r c hp r q e c ti nt h es u b j e c t 2 d e s i g na n ds i m u l a t i o no fe s s pw a sd i s c u s s e d d o m i n a t i n gc i r c u i t so fe s s pa r c o p t i m i z e da n dt r a n s m i to rr e c e i c ec i r c u i to f h i g l lp e 面珊a n c ei sd e s i 印e da f t e r r e s e a r c h i n g i n t ot h es t m c t u r co fe x i s t e ds e r i a lp o n r e s u l to fs i m u l a t i o ns h o w s ：e s s pc a nt r a n s m i to r r e c e i v ed a t aw i t hh i 曲s p e e da n dr e l i a b i l i ty - 3 i i lo r d e r t os t e a d i l ys a m p l es y n c h r o n o u ss j 印a l sa 1 1 da c h i e v es y n c h m n i z a t i o n ，an e w d e s i g nt e c h n i q u ew a sp u tf o r w a r d ：p a m l l e ls ”c h m n o u st e c h l l o l o g y w h i c hr e a l i z e s d a t a c o n v e r s j o nf r o ms e r i a lt o p a r a l l e l ，a n d d e c r c a s et h er a t eo fd a t at r a n s m i s s i o n ，t h e r e f o r e e f ：1 e c t i v e l ye n h a n c ep e r f o 咖a n c e so ft h ec i r c u j t s 4 t 1 l ew o r k i n gm o d e so fe s s pw a sd e t a j l e d i ya n a l y z e d ，a n de x p l o r e si t sd e s i g na n d i m p l e m e n t a t i o n 1 n t h em e a n t i m e ，a l lf u n c t i o n a lm o d u l e si ss i m u l a t e da n dv e r i f i e db y v b r i l o g - x l d e s j g nm e t h o d st h a ta d dt w of b u 卜w o r d - d e e pf i f ob u 妇f c i s i ne s s pw a sp r e s e n t e dt o g r e a t l yi n c r e a s es p e e do fr e c e i c ea n d t r a n s m j td a t a ，a n dr e d u c et h e 锄o u n to fc p uo v e r h e a d a n dt h en u m b e ro ft r a n s m i to rr e c e i v ej n t e 删p t s ，a n di n c r e a s et h ee f f i c i e n c yo fs e r i a lp o n t r a n s m i s s i o n t h ed e s i g nt e c h n i q u ei so f 伊e a tp r a t i c a lv a l u ea n ds i g n i f i c a n c ef o rr e f e r e n c ea n d a p p l i c a t i o n k e y w o r d s ：d i 百t a ls i 印a ip d 0 c e s s o r ，s y n c h m n i z a t i o nm o d e ，f r a m es ”c h r o n i z a t i o n ，i n t e m a l c l o c k ，e x t e m a ld o c k ，r e c e i v e r t r a n s m i t t e f i l 独创性声明 本人声明所呈交的学位论文是本人在导师指导f 进行的研究工作及取得的研究成果。 尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写 过的研究成果，也不包含本人为获得江南大学或其它教育机构的学位或证书而使用过的材 料。与我同丁作的同志对本研究所做的任何贡献均已在论文巾作了明确的说明并表示谢 意。 签名：2 鱼i i日期：，一z 年? 厅。日 关于论文使用授权的说明 本学位论文作者完全了解江南大学有关保留、使用学位论文的规定：江南 大学有权保留并向国家有关部门或机构送交论文的复印件和磁盘，允许论文被 查阅和借阅，可以将学位论文的全部或部分内容编入有关数据库进行检索，可 以采用影印、缩印或扫描等复制手段保存、汇编学位论文，并且本人电子文档 的内容和纸质论文的内容相一致 保密的学位论文在解密后也遵守此规定 签名：霉辨导师签名：盈盗丝 日期：扩口召年；月日 第一章绪论 1 1 需求分析 第一章绪论 随着信息技术革命的深入和计算机技术的飞速发展，数字信号处理技术已经逐渐 发展成为一门关键的技术学科。数字信号处理器，是专门为快速实现各种数字信号处理 算法而设计的、具有特殊结构的微处理器。在当今的数字化时代背景下，d s p 已成为通 信、计算机、消费类电子产品等领域的基础器件，并成为电子产品更新换代的决定因素 之一。同时d s p 也是集成电路中发展最快的门类之一。 在我国d s p 市场上，t i 、a d l 、摩托罗拉、杰尔等四家厂商依然垄断了国内市场， 产品完全依赖进口。我国电子产品制造商众多，对低成本、易使用的d s p 需求巨大， 然而d s p 市场由国外厂商所垄断的局面不利于国内厂商的发展，国内厂商生产所需的 关键：占片仍控制在上述四家国外厂商手中，国外厂商的生产状况对国内市场的影响十分 明显。因此，研制有自主知识产权的高性能芯片，提高我国电子企业的核心竞争力，起 着至关重要的作用。 1 2 课题的来源及意义 本课题来源于为某研究所开发的“1 6 定点数字信号处理器芯片”项目，属国防重点 课题。本文主要针对d s p 芯片外设电路中的增强型同步串行口及其它一些外设模块开 展工作【3 j 。外设电路对于提高整个芯片的性能起着非常重要的作用，它是内核和片外电 路的接口，负责外部电路的数据交换，外设电路性能的好坏直接影响整个芯片的工作。 通过该d s p 外设电路的研究，能够加快我国研制具有自主知识产权的d s p 芯片的进程。 本论文中主体部分即增强型同步串行口，是该1 6 位高速d s p 中的外设电路，不仅 极大的提高了芯片的传输效率和速度，而且集成了许多增强功能，所以性能大大优于传 统的串口电路，可以胜任那些对处理速度和功能要求较高的应用场合。 1 3 本论文的主要工作 在1 6 位高速d s p 的设计和验证中，主要做了以下工作： a 根据系统芯片所要求的功能，即速度匹配和数据宽度匹配，设计了两个具有四字 深的f l f o 缓存器，用于发送和接收电路部分，以提高增强型同步串口的传输效 率，这对l 歧计高性能的d s p 芯片起着十分重要的作用。 江南大学硕士学位论文 b 设计了用于产生内部帧信号和内部时钟信号的减计数器寄存器，丰富了系统的工 作方式。 c 给出了一种具有4 种工作模式的多通道设计方案，使增强型同步串口非常适合多 领域的应用。 d 给出了种用于对外设电路进行功能分析、验证的实现方案。 1 4 本文的结构 d s p 芯片1 4 】【5 】中外设电路的设计是提高整个芯片性能的关键之一。本文研究的重点 是完成1 6 位定点d s p 芯片外设电路中增强型同步串口的设计。文章按照整个电路的设 计和分析进行组织和编排，首先从系统的角度介绍一下d s p 体系结构，然后再具体的 讲述外设电路，并介绍了设计过程中的经验和感受。论文各部分内容安排如下： 第一章是对d s p 的应用现状及发展趋势进行综述。概述了本文主要研究的内容及 行文的整体安排。 第二章对课题研究的d s p 处理器的体系结构进行了分析，介绍了各主要部分的组 成和特点，为下文的设计研究提供了依据。 第三章讲述了d s p 中增强型同步串行口的系统级设计，介绍了该串口的总体框架、 主要的技术特点、设计思想及模块划分的思路。 第四章讲述了增强型同步串口具体功能模块的设计及一些改进措施。 第五章讲述了d s p 中定时器、等待状态产生器、异步串行口等外设电路，探讨了 这些电路的功能、工作方式及其设计方法，并对所设计的电路进行了仿真验证。 第六章对全文进行总结，并讨论了今后进一步研究与开发的方向。 最后是附录，有该芯片的一些版图。 第二章f 2 0 6d s p 处理器体系结构分析 第二章f 2 0 6d s p 处理器体系结构分析 2 1f 2 0 6d s p 处理器概述 f 2 0 6 “”是t i 公司c 2 x x 系列d s p 中的一个品种，采用静态c m o s 集成电路工艺制造， 其结构以c 5 x 为基础。采用了改进的哈佛结构，该结构有6 条总线，使数据处理能力达 到了最大限度。通过程序、数据空问的分离，可同时进行程序指令和数据的存取，提供 了高度的并行性。带有并行存储的指令及其他特殊的指令充分地利用了这一结构的特 性。此外，数据还可以在数据空问与程序空间之间进行传送。这种并行性还支持一系列 功能强劲的算术逻辑及位操作运算，所有这些运算都可在单个机器周期内完成。同时， f 2 0 6 还有包括中断管理、重复操作及功能调用等在内的控制机制。f 2 0 6 的内部功能框 图如图2 1 中所示。 1 j w 掣 匝团r r_ ；j 几 直南 回 回 医五翮 占赢r w 川 - l h 0 t 蚺 i l 程序j刭 b ( 一 掣阿驯乘鎏器k 掣l 11 型高 i 输入移l 苴器l i 广丽聂阡1l 熏： 1 傣意两i _ 。匕! 刿 曾匿 霉 ld 圳矗。 i 。一 打7 + 引一 r 际研；碉 li f r1 1 l e r e gl ll -i a m 日ii t f 2 0 6 的主要特性是 1 速度 图2 1f 2 0 6 的内部功能框图 江南大学硕士学位论文 单周期指令执行时间为5 0 n s 、3 5 n s 或2 5 n s ： 2 0 m i p s 、2 8 5 m i p s 或4 0 m i p s 。 2 存储器 可寻址的存储器空间为2 2 4 k 字( 程序空间6 4 k 字，数据空间6 4 k 字，i 0 空间 6 4 k 字，还有3 2 k 字的全局存储空间) ； 片内双访问r a m 为5 4 4 字( 2 8 8 字用于数据，另2 5 6 字可用于程序数据) ； 片内有闪速存储器3 2 k 字； 片内有单访问r a m 为4 5 k 字。 3 c p u 3 2 位算术逻辑单元( c a l u ) ； 3 2 位累加器： 1 6 位1 6 位并行乘法器，乘积位3 2 位； 3 个比例移位器； 用于间接寻址数据存储器的8 个辅助寄存器，并有专用的算术单元。 4 程序控制 4 级流水线操作； 8 级硬件堆栈： 用户可屏蔽的中断线。 5 指令集 单指令重复操作； 单周期相乘累加指令： 存储器块移动指令，可更有效地管理程序数据： 变址寻址能力； 适于基2 的f f t 倒位序变址寻址能力。 6 片内外设 软件可编程的定时器： 适用于程序、数据和i 0 存储空间的软件可编程等待状态产生器： 振荡器与锁相环，可实现时钟的选择：1 ，2 ，4 和2 ： c l k 寄存器，可控制c l k o u t l 引脚的开启与关闭： 同步串行口； 异步串行口。 2 2 总线结构 f 2 0 6 结构的建立主要围绕6 条1 6 位的总线展开，如图2 2 所示。这6 条总线包括 3 条程序数据总线和3 条地址总线。它们分别是： 4 第二章f 2 0 6d s p 处理器体系结构分析 p a b ：程序地址总线，提供读、写程序存储器的地址： d r b ：数据读地址总线，提供读数据存储器的地址； d w b ：数据写地址总线，提供写数据存储器的地址； p r d b ：程序读总线，承载指令代码和立即操作数以及表信息，从程序存储器传送 到c p u ； d r d b ：数据读总线，承载数据从数据存储器传送到中央算术逻辑单元( c a l u ) 和 辅助寄存器算术单元( a r a u ) 。 d w e b ：数据写总线，承载数据传送到程序存储器和数据存储器。 r 刚， s rm 日0b 1 b 2 存储撂映 f i 虻hd a i堋d 】 m 射寄事器 部地址总线一： t 1t_ttt ttt ttt liiill i l iiiii i【 ll rliil ll ： li1iii -屺il 二 iii 部数据总咎f ： p r 。8 】【。r 1 u o y v e oi it ： 1 ji，li 映射在i o 空间的 c p u 外部信号 片内外设寄存器 r u输入移位器乘法器 存储器 控制一 l 塞堕墨l 辅助 c i _ vt r e g 多d s p i 薹堡轳l 寄存器 累加器 p r e 6 c i d c “p l l i 同步串口l 状态 输出乘积 寄存器 移位器移位器 中断 。 l u a r tl j t a g ，t e s t l 其喜暮秽i 图2 2 总线结构 f 2 0 6 采用各自分开的地址总线分别用于数据读( d r a b ) 和数据写( d w a b ) 。因此， 允许c p u 在同一机器周期内进行读和写。各自独立的程序空间和数据空间允许c p u 同时 访问程序指令和数据。例如，在数据相乘时，先前的乘积可以与累加器相加，与此同时 可以产生出新的地址。这种并行机制使算术、逻辑和位控制的一组操作得以在一个机器 周期内完成。此外，f 2 0 6 还包括管理中断、重复操作与函数子程序调用的控制机制。 2 3 中央处理单元 如图2 3 所示，f 2 0 6 的中央处理单元主要有3 个基本部分：输入比例部分、乘法部 分及中央算术逻辑部分。 江南大学硕士学位论文 2 3 1 输入比例部分 3 2 位的输入数据比例移位器( 输入移位器) 把来自存储器的1 6 位值与3 2 位c a l u 对齐。为进行数据的比例运算和逻辑操作，这种对齐是必要的。作为程序或数据空间与 c a l u 之间数据通路的一部分，输入移位器的操作不需额外的周期开销。 数据写总线( d 忱b ) 图2 3c p u 的输入比例、中央算术逻辑和乘法部分框图 输入移位器的位1 5 一o 接收1 6 位输入，其来源有两种： 数据读总线( d r d b ) ，该输入值来自指令操作数据所引用的数据存储单元。 程序读总线( p r d b ) ，该输入是指令操作数给出的常数值。 接收到位1 5 0 之后，输入移位器将它与c a l u 的3 2 位总线对齐，如图2 4 所示。移位器将该值左移o 1 6 位后，再将此结果送到c a l u 。 第二市f 2 0 6d s p 处理器休系结构分析 二选一 t 3 11 61 5 0 输入移位器( 3 2 位) 士 c a l u 图2 4 输入比例框图 左移时，移位器中未使用的l s b 填0 ，未使用的m s b 填入o 或者用符号扩展，这取决 于状态寄存器s t l 中的符号扩展模式位( s x m ) 的值。 移位器将一个1 6 位值左移0 一1 6 位。移位次数有以下两种来源： 嵌在指令中的常数。把移位次数放在指令字中，这使程序代码使用特定的数据比 例。 l 临时寄存器( t r e g ) 的低4 位。根据t r e g 的值移位，数据的比例系数是动态确 定的，这可适应系统的性能。 2 32 乘法部分 f 2 0 6 利用1 6 位1 6 位硬件乘法器，可在一个机器周期内完成有符号或无符号数乘 法，乘积为3 2 位。如图2 7 所示，乘法部分包括： 1 6 位的临时寄存器( r r e g ) ，它含有一个乘数： 乘法器，它把t r e g 的值与来自数据存储器或程序存储器的第二个数值相乘； 3 2 位的乘积寄存器( p r e g ) ，它接收相乘运算的结果； 乘积移位器，使p r e g 的值送到c a l u 之前进步移位。 1 乘法器 1 6 位1 6 位的硬件乘法器可在一个机器周期内完成有符号或无符号数相乘运算， 积为3 2 位。除进行无符号乘法( m p y u ) 外，相乘的两个数均作为2 的补码数。下 面描述乘法器的输入与输出。 ( 1 ) 输入 乘法器接收两个1 6 位输入： 一个输入总是来自临时寄存器( t r e g ) 。在乘法之前把数据读总线( d r d b ) 的 值加载到t r e g 。 江南大学硕二l ：学位论文 另一个输入是： 来自数据读总线( d r d b ) 的数据存储器值； 来自程序读总线( p r d b ) 的程序存储器值。 ( 2 ) 输出 两个1 6 位输入相乘后的3 2 位结果保存在乘积寄存器( p r e g ) 中。p r e g 的输出连到 3 2 位的乘积比例移位器。经过该移位器可把乘积从p r e g 传送到c a l u 或数据存储器。 2 乘积比例移位器 利用乘积比例移位器很容易使p r e g 的值定标。该移位器的3 2 位输入与p r e g 的输出 相连，3 2 位输出连到c a l u 的输入。 输入：该移位器的3 2 位输入连到p r e g 的输出。 输出：完成移位后，全部3 2 位送到c a l u ，或将结果的1 6 位存到数据存储器。 移位模式：该移位器可用4 种移位模式，总结在表2 1 中。这些模式由状态寄存器 s t l 中的乘积移位模式( p m ) 位确定。第一种移位模式( p m = 0 0 ) ，乘积不移位即送到 c a l u 或数据存储器。下面两种方式是左移( 1 位或4 位) ，这对实现分数算术运算或使 乘积对齐都很有用。最后一种移位方式是右移模式，使乘积右移6 位。这允许连续执行 1 2 8 次相乘、累加运算，而不引起累加器溢出。应注意，p r e g 的内容保持不变，p r e g 的 值被拷贝到乘积移位器，并在那里移位。 p m 移位说明 0 0 不移位乘积送到c a l u 或数据写总线，不移位 叭左移l 位移去2 的补码乘法产生的额外符号位，产生q 3 1 格式的乘积 移去1 6 位1 3 位2 的补码相乘产生的额外的4 位符号位， 1 0 左移4 位 产生q 3 1 格式的乘积 把乘积定标，使最多作1 2 8 故乘法、累加而不使累加器溢出。 1 1 右移6 位 不论s t 中的s ) 口咀为何值，右移总是要进行符号扩展 2 3 3 中央算术逻辑部分 表2 一l 乘积比例移位器中乘积移位模式 图2 5 所示为中央算术逻辑部分的主要部件，它们是 第二章f 2 0 6d s p 处理器悱：系结构分析 输入移位器 乘积移位器 幽2 5 中央算术逻辑部分框图 中央算术逻辑单元( c a l u ) ，它实现各种算术、逻辑功能； 3 2 位累加器( a c c ) ，它接收c a i 川的输出，借助进位位( c ) 可使其内容 进行位移动，图2 6 和图2 7 分别表示了累计器的高位字( a c c h ) 和低位字 ( a c c l ) ： 输出移位器，它把累加器的高位字和低位字的拷贝移位，然后送到数据存储器保 存。 1 中央算术逻辑单元( c a l u ) 中央算术逻辑单元完成各种算术和逻辑功能，其中大部分只需要1 个时钟周期。这 些功能分为以下几种：1 6 位加、1 6 位减、稍尔逻辑操作、位测试、移动及循环。 由于c a l u 能完成御尔操作，所以可实现位管理。c a l u 使用累加器进位移位与循环。 与中央算术单元c a l u 相对的还有另一个算术单元，即后面将描述的辅助寄存器算术单 元a r a u 。 下面介绍c a l u 的输入、输出及相关状态位。 ( 1 ) c a l u 有两个输入 一个输入总是由3 2 位累加器提供； 乘积比例移位器或输入数据移位器。 c a l u 完成操作就把结果传到3 2 位的累加器，累加器能将其内容进行位移动。累加 器的输出连到3 2 位的输出数据比例移位器。经过该移位器，累加器的高、低1 6 位可单 独移位，并被保存到数据存储器内。 ( 2 ) 符号扩展模式位 符号扩展模式位s x m 确定很多指令。在运算中，s x m 确定c a l u 是否进行符号扩展。 9 江南大学硕士学位论文 若s x m = o ，则抑制符号扩展；若s x m = l ，则进行符号扩展。 2 累加器 c a l u 一完成操作，就把结果传送到3 2 位的累加器，累加器可对其内容进行单位的 移动或循环。累加器的高1 6 位和低1 6 位可送到输出数据比例移位器，并在那里进行移 位；然后存入数据存储器。 3 输出数据比例移位器 输出数据比例移位器的3 2 位输入连到累加器的3 2 位输出，其1 6 位输出连到数据 总线。该移位器首先拷贝累加器的3 2 位值，然后对其左移。移位时高位丢失，低位补o ； 移动位数由相应的保存指令指定，可移动o 7 位。最后将移位器中的高位字( s a c h 指 令) 或低位字( s a c l 指令) 保存到数据存储器。累加器的内容保持不变，如图2 6 和 图2 7 所示。 累加器 输出移位器 ( 左移4 位) 数据存储器 图2 6 移位并保存累加器的高位字图2 7 移位并保存累加器的低位字 2 4 存储器和i 0 空间 f 2 0 6 的存储器分为4 个可独立选择的空间：程序空间、局部数据空间、全局数据空 间和i 0 空间。这些空间构成了2 2 4 k 字的地址范围。f 2 0 6 还有一些映射到数据存储空 间的c p u 寄存器和映射到片内i 0 空间的外设寄存器。 1 片内双访问d a r a m f 2 0 6 器件有5 4 4 x 1 6 位的片内d a r a m ，这些存储器每个机器周期可被访问2 次。它 们主要用来保存数据，但需要时也可以存程序。对它们有两种配置方式： 5 4 4 个字全部配置为数据存储器； 2 8 8 个字配置为数据存储器，2 5 6 个字配置为程序存储器。 因为每个周期可对d a r a m 访问2 次，这样就提高了c p u 的速度。c p u 在流水线4 个 周期内操作。在流水线中，c p u 在第3 个周期读数据，在第4 个周期写数据。但是，d a r a m 允许c p u 在1 个周期内对其进行读和写。c p u 在周期的主相写d a r a m ，在从相读d a r a m 。 例如，假定有两条指令a 和b ，它们把累加器的值保存到d a r a m ，并从d a r a m 取出新值 1 0 第二章 ? 2 0 6d s p 处理器体系结构分折 加载累加器。指令a 在c | ) u 周期的主样i 保存累加器的值，指令b 在从相把新值加载到累 加器。因为双访问操作的一部分是写入，所以只适用于数据r a m 。 2 片内单访问程序数据r a m f 2 0 6 器件有4 k 1 6 位的单访问r a m ( s a r a m ) 。与这些s a r 人m 相关联的地址可用于程 序存储器和数据存储器，并可由软件或硬件配置为外部存储器或内部s a r a m 。当配置为 外部存储器时，这些地址可用于片外数据和程序存储器。先从片外r o m 自举代码，然后 把代码加载到片内s a r a m ，即可全速运行。由于s a r a m 可以映射到程序与或数据存储器， 所以s a r a m 比d a r a m 快，且具有更灵活的地址映射。 3 掩模的片内r o m f 2 0 6 器件没有片内r o m 。复位时驱动m p m c 引脚为低即可选中该r o m 。若不选这些 r o m ，器件从片外存储器启动执行。如需要定制的r o m ，可按目标文件格式提供编程该 r o m 的代码或数据，t l 将产生相应的掩模r a m 。 4 闪速存储器 f 2 0 6 是所有c 2 x x 系列中唯一片内有闪速存储器块的器件。闪速存储器是一种可电 擦除和编程的非易失性存储器。每块闪速存储器都有一组控制寄存器，它们控制该闪速 存储器块的擦除、编程和测试。复位时将m p m c 引脚驱动为低即可选中这些闪速存储器。 若不选闪速存储器，器件从片外存储器启动执行。 2 5 小结 本章介绍了所研究d s p 处理器的体系结构及主要性能指标，讨论了影响d s p 性能 的一些重要因素，在分析其主要部件功能的基础上，研究了该芯片所采用的先进的改进 型哈佛结构( 程序存储器和数据存储器具有各自的总线) 和多级流水线技术。 江南大学硕士学位论文 第三章增强型同步串行口的系统级设计 f 2 0 6 器件有一个同步串行口”1 ，可以与串行设备( 如编解码器和串行a d 转换器) 直接通信。它也可用于在多处理应用中处理器之间的通信。 3 1 同步串行口的基本原理 该同步串行口含有几个硬件连接部分，包括2 个f i f 0 缓存器和6 个信号引脚。串 口和片上系统的m p u 部分及外设的接口关系如图3 1 所示。 i ，0 控制口l _lj 数数 接收发送数据 地址 工作 据 据 中断 中断 总线 总线 时钟 发辖 r 1 送 曲 l e s s p i 请 蒿 。 ：。ri ，。r 工。“。 。xir s x ： c u 0 ( 求 求 r 1 r1 ， 外围通信设备 l 图3 1 接口关系图 发送时钟( c l k x ) 、接收时钟( c l k r ) 、发送帧同步信号( f s x ) 和接收帧同步信 号( f s r ) 等各引脚的功能很明显，它们可以由内部产生也可来自于外部信号源。在通 用i 0 方式下，它们是双向的，可作为通用的输入和输出端臼。 发送端口( d x ) 、接收端口( d r ) 和上述四端口类似，既可作为数据的发送和接收 端口，也可作为通用的输入和输出端口。 与m p ui o 接口”3 相连的信号有地址总线、数据总线等信号，s s p 有两种硬件中断， 既发送和接收中断信号，该中断信号是同步串口向c p u 发出的中断请求，同步串行口发 送和接收的操作主要是f i f o 缓冲器来完成，处理器可通过中断的方法确定f i f 0 缓冲器 何时需要服务。 同步串行口有两种工作方式，分别是连续工作方式和脉冲工作方式，当工作在连续 方式下时，每次发送和接收只需要一个起始帧同步脉冲，采用该方式可以传送连续的信 息流。当工作在脉冲方式时，每次传送都需要一个帧同步。 设计该同步串行口时，为了减少传送期间所发生的发送或接收中断次数，在收、发 电路中分别利用了一个4 字深的先进先出( f i f 0 ) 缓存器。该缓存器降低了c p u 的开销 量。器件复位时，在复位脉冲上升沿后的1 6 个c l k o u t l 周期内完成复位。 在内部时钟模式，发送和接收工作的最高传输速率是c p u 时钟频率的一半或 1 2 第三章增强型同步串行口的系统绒世汁 ( c l k o u t l 频率) 2 。因此对2 0 m h z ( 5 0 n s ) 、2 8 5 7m 1 1 z ( 3 5 n s ) 、4 0 m 1 z ( 2 5 n s ) 的器件，其 最高工作速率分别为l o m b s 、1 4 2 8 m b s 或2 0 m b s 。由于串口完全是静态的，因而它在 任何低的时钟频率下均能正常工作。 两种工作模式可支持广泛的应用。对于连续工作模式，只需一个帧同步( f r a m es y n c ) 脉冲，就可以最高频率传送几个数据包。对于突发( b u r s t ) 模式，只允许随一帧同步 脉冲之后传送一个1 6 位的字。这两种模式适于大多数工业标准的同步串行数据器件或 设备，如编解码器( c o d e c ) 。该端口为大多数标准的编解码部件提供一种通用的接口， 而这些模式也适合于专用同步接口。 3 2 同步串口基本操作 同步串行口含有几个硬线连接的部分，包括2 个f i f o 缓存器和6 个信号引脚。图3 2 所示为它们是如何互连在一起的。 3 2 1 各种信号 c 乙k rf s rf s xc l k x 图3 2 同步串口的结构图 串口工作需要3 种基本信号： ( 1 ) 时钟信号 该信号( c l 。k x c l k r ) 用于控制传送期间的定时关系。可以由内部产生或来自于外 部信号源。 ( 2 ) 帧同步信号 该信号( f s x f s r ) 用于在传送开始时间同步发送与接收工作。它也可由内部产生 江南大学硕：i 二学位论文 或来自于外部信号源。 ( 3 ) 数据信号 该信号携载发送接收过程中所传送的实际数据。一个器件的数据信号发送引脚 ( d x ) 应连接到另一器件的数据接收引脚( d r ) 。 表3 1 描述了这6 种信号的引脚。 引脚名称说明 发送时钟输入或输出端。发送时钟用于把数据从发送移位寄存器x s r 移送到 c l k x 引脚d x 如果设置为外部时钟，则该引脚接收时钟信号；如果设置为勾器时 钟信号，则该引脚输出时钟信号 发送巾嗣步信号端f s x 信号标志着发送数据的开始如果串口设置为接收外 f s x 部帧同步信号，则菠引脚接收f s x 信号；如果串口设置为内部产生帧同步信 号，则该引脚输出帧同步信号 d x 串行数据发送湍d x 把来自发送移位寄存器的数据发送出去 接收时钟喻入湍c l r 端接收外部时钟信号，以把数据从d r 端移入到接收 c l l t 移位寄存器r s r f s r撙| 叟帧同步信号端f s r 信号启动数据包的接收 d r 串行数据接收端d r 接收串行数据并移送到接收移位寄存器 图3 3 所示为在两个器件之间典型串行传送信号的连接情况。其中d r 引脚从d o u t 接收串行数据；d x 发送串行数据到d i n 引脚；f s x 和f s r 信号来自f s 引脚，诈为传送 的开始( 数据包的开头) ；s c k 信号驱动c l k x 和c l k r ，作为数据位传送的定时。 串口1串口2 馍拟固咧t d r 信号 卜正习 科n d x s c k c l k x i r c l k r 丙f s x l 二 f s r 图3 3 利用外部帧同步和外部时钟的双向串口传送 3 2 2f i f o 缓存器与寄存器 同步串行口( s s p ) 内设有两个4 级的发送与接收f i f o 缓存器。3 。两个片内寄存器 用于访问f i f o 缓存器及控制该端口的工作。 ( 1 ) 同步数据发送与接收寄存器( s d t r ) 1 4 第三章增强型同步串行口的系统级设汁 它的i o 地址为f f f o h ，用作f i f o 缓存器的顶级，是其唯一透明的部分。 ( 2 ) 同步串行口控制寄存器( s s p c r ) 它的i o 地址为f f f l h ，其中包含设置端口模式位，指示数据传送状态的位，设定 中断触发器状态位，指示错误状态位，接收位输入的位及复位端口位等。 还有两个其他的寄存器( 程序员不可访问) ，用于控制f i f o 缓存器与引脚间的传送： ( 1 ) 同步串行口发送移位寄存器( x s r ) 将每个数据字从发送f i f o 缓存器的底级传送到x s r ，然后x s r 移位数据经d x 引脚 输出( m s b 在先) 。 ( 2 ) 同步串行口接收移位寄存器( r s r ) 在d r 引脚逐位地接收各数据字，然后移位进r s r ；再由r s r 将数据字传送到接收 f i f o 缓存器的底级。 3 2 3 中断和查错 中断。3 s s p 有两种硬件中断，让处理器知道何时f i f 0 缓存器需要服务： ( 1 ) 发送中断( x in 1 ) 当x i n t 触发器条件满足时，x i n t 分支到程序空间的地址o o o a h 。通过设置s s p c r。? 的f t l 和f t o 位，可以指定触发器的状态。x i n t 有8 个优先级( 最高级是1 ) 。写入f t l 和f t 0 的值设置中断触发器的状态，它基于发送f i f 0 缓存器的内容。当该状态满足时， 就产生x i n t ，利用0 u t 指令可以把数据传送到f i f o 缓存器。设置f t l 、f t o 控制发送中 断的情况如下： i ff t lf t 0 = oo ，发送f i f o 缓存器可以接收一个或多个字数据，将不断地产生 x i n t 中断，直到发送f i f o 缓存器满为止。 i ff t lf t 0 = ol ，发送f i f o 缓存器可以接收两个或两个以上字数据，将不断地 产生x i n t 中断，直到写入3 个字的数据为止。 i ff t lf t o = 10 ，发送f i f 0 缓存器可以接收3 个或4 个字数据，将不断地产生 x i n t 中断，直到写入两个字的数据为止。 i ff ，r 1f t o = 1l ，发送f i f o 缓存器空，可以接收4 个字数据，将不断地产生 x i n t 中断，直到写入一个字的数据为止。 ( 2 ) 接收中断( r i n l ) 当接收中断触发器条件满足时，r i n t 分支到程序空间的地址0 0 0 8 h 。通过设置s s p c r 的f r l 、f r 0 位，可以选择触发器的状态。r i n t 有7 个优先级。它们是可屏蔽中断，由 中断屏蔽寄存器( i m r ) 与中断标志寄存器( i f r ) 进行控制。写入f r l 、f r 0 的值设置 中断触发器的状态，它基于接收f i f o 缓存器的内容。当该状态满足时，就产生r i n t ， 利用i n 指令可以从f i f o 缓存器输入。设置f r l 、f r o 控制接收中断的情况如下： 江南大学硕士学位论文 i ff r lf r o = o0 ，接收f i f o 缓存器不空： i ff r lf r o = 01 ，接收f i f 0 缓存器内至少有2 个字的数据； i ff r lf r o = 1o ，接收f i f 0 缓存器内至少有3 个字的数据； i ff r lf r o = 11 ，接收f i f 0 缓存器内满( 有4 个字的数据) 。 注意：为避免来自s s p 的双重中断，应在相应的中断服务程序对i f r 位( x i n t 或 r i n t ) 清0 ( 在从程序返回前) 。 查错 同步串行口可利用3 个位来查错和测试。1 。除使用这3 位外，还必须能够辨认在实 际传送过程中可能发生的各种错误状态。这些错误状态是由发生在串口的非编程事件引 起的，属于操作性错误，如溢出、下溢或数据传送期间的帧同步脉冲等。 1 测试位 利用s s p c r 中的3 个位可帮助测试同步串行口。借助数字环回模式位( d l b ) 在同 一器件内，将接收数据和帧同步信号分别连到发送数据与帧同步信号。f r e e 和s o f t 位 允许工作于仿真模式，可以立即停用端口或在传送当前字后停用端口，图3 4 表示用 于查错的各个位，下面说明它们的功能。 1 51 4 0 图3 4 同步串行口控制寄存器s s p c r f r e e 和s o f t 为专用仿真位，允许确定在高级语言调试程序中遇到断点时串口时 钟的状态。如果f r e e 位置为1 ，在软件断点时钟连续运行( 自由运行) ，数据移出。在 此情况下，与s o f t 无关。但是，如果f r e e 位置为0 ，则s o f t 发生影响。若s o f t = o ， 时钟立即停止，这样终止任何传送；若s o f t = 1 ，特定传送仍继续，直到字传完为止， 然后停止时钟。表3 2 总列出了可用的运行与仿真模式。 注意：如果对接收部分选择除立即停之外的模式，可能产生溢出错误。缺省模式( 复 位时选择的) 是立即停止。 d l b 允许或禁止数字环回模式： 设置d l b = 1 ，允许数字环回模式： 设置d l b = 0 ，禁止数字环回模式。 表3 2 运行与仿真模式 f r e es o f t 运行巾i 真模式 00 立即停止 0l 完成一个宇的数据传输后停止 l0 自由运行 11自由运行 第三章增强型同步串行 j 的系统级设计 当允许数字环回模式时，发送数据(