（电路与系统专业论文）万兆以太网物理层编解码电路的asic设计.pdf

摘要 摘要 i e e e 的万兆以太网协议8 0 2 3 a e 已经推出，将逐步成为以太网技术的主流。 它的1 0g b a s e - r 和1 0g b a s e - w 标准中物理编码层采用了6 4 b 6 6 b 编解码方案。 6 4 b 6 6 b 码只是一种码的格式转换，并没有显著增加码的0 、1 转换密度。6 4 b 6 6 b 编解码方案包括6 4 b 6 6 b 码格式转换、扰码解扰以及数据速率转换。6 4 b 6 6 b 码冗余度很小，其代价是同步所需时间和资源相对较多。 基于标准单元库的设计方法是a s i c ( 专用集成电路) 的最常用的设计流程。 它采用硬件描述语言的方式描述电路，通过仿真、综合、自动布局布线以及静态 时序分析一套完整的设计流程完成芯片设计。设计自动化程度高，周期短，芯片 性能也较高。万兆以太网物理层编解码电路采用v l s i a s i c 设计的流程，使用 a r t i s a n 的t s m c0 1 8 u mc m o s 工艺的标准单元库完成整个电路的设计。 本文分析了6 4 b 6 6 b 编解码电路的总体功能以及内部各个模块的划分，介绍 了一般自顶向下的、基于标准单元库的a s i c 设计流程，并着重阐述该编解码电 路中6 4 b 6 6 b 编码解码电路、扰码解扰电路几个模块的功能与实现方法。此外 还提出了一种新型异步f i f o ( 变速箱) 的实现方式和电路结构。最后给出了a s i c 设计结果，包括仿真波形、综合后电路和版图。仿真结果显示该芯片实现了协议 规定的编解码功能。 i 关键词】编码；解码；6 4 b 6 6 b 码；状态机；扰码；解扰；变速箱；同步； 异步f i f o a b s t r a c t a b s t r a c t i e e eh a sb r o u g h to u t8 0 2 3 a ep r o t o c o lf o r10 g i g a b i te t h e m e t ，a n di tw i l lb em a i n t e c h n o l o g yi nn e ts c i e n c ei nt h ef u t u r e 10 g i g a b i te t h e r n e tr 10g b a s e ra n dlo g b a s e w 1u s e s6 4 b 6 6 bc o d i n ga n dd e c o d i n g , w h i c hi st h ec o d ef o r m a tt r a n s f o r m w i t h o u tt h eh i g ht r a n s i t i o n d e n s i t ya n di t sr e d u n d a n c yi ss m a l la tt h ec o s to f c o m p l i c a t e ds y n c h r o n i z a t i o na n dt h es t o r a g e t h l l ss c r a m b l ei sa d d e dt ot h e6 4 b 6 6 b a n dd e s c r a m b l ei so t h e r w i s ea d d e db e f o r et h e6 4 b 6 6 bd e c o d e s t a n d a r dc e l la n dt o p - d o w nb a s e dd e s i g nm e t h o d o l o g yi st h em o s tp o p u l a ri n a s i c ( a p p l i c a t i o ns p e c i f i ci n t e r g a t e dc i r c u i od e s i g n i tb e g i n sf r o m d e s c r i p t i n g c i r c u i tw i t hh a r d w a r ed e s c r i p t i o nl a n g u a g e ( h d l ) ，i n c l u d es i m u l a t i o n ，l o g i cs y n t h e s i s ， a u t o - p l a c e & r o u t e ( a p & r ) ， a n ds t a t i ct i m i n ga n a l y s i s ( s t a ) ac i r c u i td e s i g nw a s d e s i g n e di nt h i sm e t h o d o l o g ya n di tb a s e do na r t i s a n st s m c0 1 8 u r np r o c e s s 1 8 - v o l ts a g es t a n d a r dc e l ll i b r a r y 6 4 b 6 6 bc o d i n gf u n c t i o nm o d u l ei sa n a l y s e di nt h i sp a p e r w ea l s od i s c u s s e d e n t i r ea s i cd e s i g nf l o w s o m ei n n e rl o 舀cc i r c u i tm o d u l e ss u c ha s6 4 b 6 6 be n c o d e a n dd e c o d ec i r c u i t ，s c r a m b l e rc i r c u i ta n dd e s c r a r n b l e rc i r c u i ti nt h ec o d i n gm o d u l e w e r ep r e s e n t e dd e t a i l e d l y p a r t i c u l a r l y , w ep u tf o r w a r dan o v e la s y n c h r o n o u sf i f o c i r c u i t s t r u c t u r e ( g e a r b o x ) a l ll o g i cc i r c m tw a ss i m u l a t e db yv c sa n dm o d e l s i m s i m u l a t o ra n dt h es i m u l a t i o nr e s u l ts h o w e di tr e a l i z e dt h ef u n c t i o no f 6 4 b 6 6 bc o d i n g l o g i cc i r c u i t i k e y w o r d s c o d i n g ；d e c o d i n g ；6 4 b 6 6 b ；f s m ；s c r a m b l e ；d e s c r a m b l e ；g e a r b o x ； s y n c h r o n i z a t i o n ；a s y n c h r o n o u sf i f o 东南大学学位论文独创性声明 本人声明所里交的学位论文是我个人在导师指导下进行的研究工作及取得 的研究成果。尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含 其他人已经发表或撰写过的研究成果，也不包含为获得东南大学或其它教育机构 的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均 已在论文中作了明确的说明并表示了谢意。 东南大学学位论文使用授权声明 - 东南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交学位 论文的复印件和电子文档，可以采用影印、缩印或其他复制手段保存论文。本人 电子文档的内容和纸质论文的内容相一致。除在保密期内的保密论文外，允许论 文被查阅和借阅，可以公布( 包括刊登) 论文的全部或部分内容。论文的公布( 包 括刊登) 授权东南大学研究生院办理。 研究生签名：址导师签名：上苹粤日期：沙，歹单 第一章引言 第一章引言 以太网( e t l l e 巾矗) 技术于1 9 8 3 年正式成为i e e e8 0 2 3 标准，经历了2 0 年的发展。它 不但在局域网领域奠定了坚实的基础，而且在城域网市场也占有一席之地，随着万兆以太网 8 0 2 ，3 a e 标准川的推出，以太网技术又向广域网迈进了一大步。 1 1 以太网技术发展回顾 1 1 1 早期的以太网 以太网技术由施乐公司( x e r o x ) 于1 9 7 3 年提出并实现，当时的传输速率达到3 m b p s ， 之后在施乐、d i g i t a l 、i n t e l 的共同努力下于1 9 8 0 年推出了l o m b p sd i x 以太网标准口】。1 9 8 3 年，以太网技术( 8 0 2 3 ) 、令牌总线( 8 0 2 4 ) 、令牌环( 8 0 2 5 ) 共同成为局域网领域的三大 标准。在此之后，以太网技术的应用获得了长足的发展，全双工以太网，百兆以太网技术相 继出现。1 9 9 5 年，i e e e 正式通过了8 0 2 3 u 快速以太网标准，以太网技术实现了第一次飞跃， 传输速率的提升反过来又极大程度地促进了应用的发展，用户对网络容量的需求也得到了进 一步激发。9 0 年代以太网得到了前所未有的规模应用，大部分新建和改造的网络都采用了 这一技术，百兆成为局域网的新潮流，进而又带动了以太网的进一步发展。 以太网的基本特征是采用一种载波监听多路访问冲突检测c s m a c d ( c a r r i e rs e n s e m u l t i p l e a c c e s s c o l l i s i o nd e t e c t i o n ) 的共享访问方案，即多个工作站都连接在一条总线上，所 有的工作站都不断向总线上发出监听信号，但在同一时刻只能有一个工作站在总线上进 亍传 输，而其他工作站必须等待其传输结束后再开始自己的传输。冲突检测方法保证了只能有一 个站在电缆上传输。 分析以太网的发展历程和技术特点，可以发现以太网的迅速发展主要得益于以下原因： 开放标准，获得众多服务提供商的支持 d i x 在首次公布以太嗣规范时就没有添加任何版权限制，x e r o x 公司甚至放弃了专利 和商标权利，其想法就是让以太网技术能够获得大量应用，进而生产以太网产品；i e e e 组织也成立了专门的研究小组，广泛吸纳科研院所、厂商、个人会员参与研究讨论； 这些举动得到了众多服务提供商的支持，使以太网很容易地融入到新产品中； 结构简单，管理方便，价格低廉 由于没有采用访问优先控制技术，因而简化了访问控制的算法，简化了网络的管理难 度，并降低了部署的成本，进而获得广泛应用： 持续技术改进，满足用户不断增长的需求 在以太网的发展过程中，技术不断改进：物理介质从粗同轴电缆、细同轴电缆、双绞 线到光纤，网络功能从共享以太网、全双工到交换以太网，传输速率从l o t 、1 0 0 m 、 1 0 0 0 m 到i o g ，极大地满足了用户需求和各种应用场合； 第一章引言 网络可平滑升级，保护用户投资 以太网的改进始终保持向前兼容，使用户能够实现无缝升级，一方面不需要额外投资 升级上层应用系统，同时也不影响原先的业务部署和应用。 1 1 2 千兆以太网 早期以太网传输速率为1 0 m b p s ，之后又推出了1 0 0 m b p s 的速度。随着网络技术的飞速 发展，多媒体应用愈来愈多，对网络性能的需求也越来越大，尤其是在服务器端上，原有速 度已不能满足要求。于是g i g a b i te t h e m e t 诞生了脚。1 9 9 8 年8 0 2 3 z 千兆以太网标准正式发 布。千兆网仍采用了与1 0 m 以太网相同的帧格式、帧结构、网络协议、全半双工工作方式、 流控模式以及布线系统。由于该技术不改变传统以太网的桌面应用、操作系统，因此可与 1 0 m 或1 0 0 m 的以太网很好地配合工作。 千兆以太网的主要特点如下： 简易性：千兆以太网继承了以太网、快速以太网的简易性，因此其技术原理、安装实 施和管理维护都很简单： 扩展性：由于干兆以太网采用了以太两、快速以太网的基本技术，因此由i o b a s e - t 、 1 0 0 b a s e t 升级到千兆以太阿非常容易； 可靠性：由于千兆以太网保持了以太网、快速以太网的安装维护方法，采用星型网络 结构，因此网络具有很高的可靠性； 经济性：由于千兆以太网是1 0 b a s e - t 和1 0 0 b a s e - t 的继承和发展，一方面降低了研 究成本，另一方面由于1 0 b a s e - t 和1 0 0 b a s c - t 的广泛应用，作为其井级产品，干兆以 太网的大量应用只是时间问题。千兆以太网与a t m 等宽带网络技术相比，其价格优 势非常明显； 1 2 万兆以太网简介 万兆以太网技术的研究始于1 9 9 9 年底，当时成立了i e e e s 0 2 f 3 工作组，并于2 0 0 2 年 6 月正式发布8 0 2 3 a e1 0 g e 标准。万兆以太网技术基本上承袭过去的以太网、快速以太网及 千兆以太网技术，因此在用户普及率、使用的方便性、网络的互操作性及简易性上都占有很 大的引进优势。1 4 它的主要特点有： 保留8 0 2 3 以太网的帧格式： 保留8 0 2 3 以太网的最大帧长和最小帧跃； 只使用全敏上上作方式，彻底改变了传统以太网的半域上的j 播上作方式； 使用光纤作为传输媒体( 而不使用铜线) ； 使用点对点链路，支持星形结构的局域网； 数据率非常高，不直接和端用户相连； 2 第一章引言 刨造了新的光物理媒体相关子层。 1 0 g 以太网包括i o g b a s e - x 、1 0 g b a s e - r 和1 0 g b a s e - w 。1 0 g b a s e x 使用一种特 紧凑包装，含有1 个较简单的w d m 器件、4 个接收器和4 个在1 3 0 0 h m 波长附近以大约2 5 n m 为间隔工作的激光器，每一对发送器接收器在3 1 2 5 g b i f f s 速度( 数据流速度为2 5 g b i t s ) 下工作。1 0 g b a s f , - r 是一种使用6 4 b 6 6 b 编码( 不是在千兆以太网中所用的8 b 1 0 b ) 的串 行接口，数据流为1 0 0 0 0 g b i t s ，因而产生的时钟速率为1 0 3 g b i f f s 。1 0 g b a s e - w 是广域网 接口，与s o n e to c 一1 9 2 兼容，其时钟为9 , 9 5 3 g b i t s 数据流为9 , 5 8 5 g b i t s 万兆以太网系 统结构如图卜i 所示。 万兆以太网与以往以太网技术的不同之处主要表现在物理层实现方式、帧格式和m a c ( 介质访问控制) 的工作速率及适配策略方面。首先它具有适用于单模光纤的长距离接口 l n c s m a ，c d o s i l a y e r s r e f e r e n c e ：higherl a y e r s m o d e l l l a y e r s u c l o g l c a lu n k n t r o l ， p p u c t l o n | m a cc o n t r o l ( o p t i o n a l ) ：s e n l 肖t i o n， m a c m e d l a a c c e s s c x ) n t r o l 1 s e s s i o n ， r e c o n c l l 盯j o n r a n s p o r t7 u m 。i 呻i 钐钐卿磐多群y a n e l 、惝k i 0 g b a s e - r w i $ p h y s e r i 副p m a d a 仉l j n ks e r i a lp m a i p h y s i c a l - 引删型一 佃g b a s e l r s r ，o f e 开 1 0 g b a s e - l w , s w , o r e w m d 卜d i u m d e p 啪e n t l n t e r r c ep c 鲫h y s i c a l e n c o d e d s u b l a y e r p h y 冲h y s l c a l l a r d e v i c e 聊儿妒删s l c a l m e d i u m a 兀i a c h m e n t p m d _ p h y s i c a lh t e d r u md e p l 孙m 唾强盯w l s = w a ni h r i e r f a c es u b l a 嗽 x g m i i = 1 0 g i g a b i t m e d i a i n d e p e n d e n t 哪r f a c e e n c o d i n g ： r 吲b 6 6 be n c o d i n gw 1 1 h o u tw i sw = 6 4 晰be n c o d i n gw n hw i s n 哪t h cp i v i ds u b l a y e r sa r em u t u a l l yi n d e p e n d e n t 图l l 万兆以太湖物理层缔构 ( 4 0 k m 以上) ，可用于局域网p h y 或广域网p h y ；其次是在帧格式方面，由于万兆以太网 实质是高速以太网，所以为了与以前的所有以太网兼容，必须采用以太网的帧格式承载业务， w 笙二皇! ! 童： 为了达到1 0 g b p s 的高速率，并实现与骨干网无缝连接。在线路上采用o c 1 9 2 c 帧格式传输； 万兆位以太网只在光纤上工作，并只能在全双工模式下操作，这意味着不必使用冲突探测协 议：在局域网与广域网的速率适配方面，1 0 g 局域以太网和广域以太网物理层的速率不同， 由于两种速率的物理层共用一个m a c 层，而m a c 层的工作速率为1 0 g b p s 。所以必须采取 相应的调整策略，将1 0 g m l l 接口的传输速率1 0 g b p s 降低，使之与物理层的传输速率 9 5 8 4 6 4 g b p s 相匹配。这些都是这是发展万兆以太网需要解决的技术问题 1 3 万兆以太网物理层简介 万兆以太网有两种不同的物理层：局域网物理层和广域网物理层，这两种物理层的数据 率并不一样。局域网物理层使用简单的编码机制在暗光纤( d a r kf i b e r ) 和暗波长( d a r kw a v e l e n g t h ) 上传送数据。而广域网物理层则需要增加一个s o n e t s d h 组帧子层，以便利用 s o n e t s d h 作为第一层来传送数据。【5 】 1 x g m i i ( 1 0 g b p s 串行物理介质层) ：包括1 0 g b a s e - r 、1 0 g b a s e - r w 等。1 0 g b a s e s r s w 传输距离按照波长不同由2 3 0 0 m 。1 0 g b a s e l r l w 传输距离为2 m 1 0 k m 。 1 0 g b a s e ：e r e w 传输距离为2 m 4 0 k m 。它们各自对应不同的串行局域网物理层设备。 2 p m d ( 与物理介质相关) 子层：p m d 子层的功能是支持在p m a 子层和介质之间交 换串行化的符号代码位 3 p m a ( 物理介质接入) 子层：p m a 子层提供了p c s 和p m d 层之间的串行化服务接 口。和p c s 子层的连接称为p m a 服务接口。 4 w i s ( 广域网接口) 子层：w i s 子层是可选的物理子层，可用在p m a 与p c s 之间， 产生适配a n s i 定义的s o n e ts t s 1 9 2 c 传输格式或i t u 定义s d hv c 4 “c 容器速 率的以太网数据流。该速率数据流可以直接映射到传输层而不需要高层处理。 5 p c s ( 物理编码) 子层：p c s 子层位于协调子层( 通过g m l l ) 和物理介质接入层( p m a ) 子层之间。p c s 子层完成将经过完善定义的以太网m a c 功能映射到现存的编码和物 理层信号系统的功能上去。p c s 子层和上层r s m a c 的接口由x g m i i 提供，与下层 p m a 接口使用p m a 服务接口。 6 r s ( 协调子层) ：协调子层的功能是将x g m i i 的通路数据和相关控制信号映射到原 始p l s 服务接口定y ( m a c p l s ) 接口上。x g m i i 接1 3 提供了1 0 g b p sm a c 和物理层 问的逻辑接口。x g m i i 和协调子层使m a c 可以连接到不同类型的物理介质上。 7 m d i ( 物理介质相关接1 3 ) ：用于将p m d 子层和物理层的光缆相连接。 1 4 有关本次课题 本次课题主要是设计万兆以太网物理编码子编解码电路。这里我们参照1 0 g b a s e - r 标 准，设计的物理编码子层电路数据宽度为6 4 位，数据速率为1 5 6 2 5 m b s 。采用自顶向下的 数字集成电路设计方法，工艺库为a r t i s a n 公司0 1 8 微米标准单元库。 4 第二章v l s i a s i c 的设计方法和流程 第二章v l s ia s i c 的设计方法与流程 2 1a s i c 设计的发展 自从1 9 5 9 年世界上第一块集成电路( i c ) 问世以来，i c 业的发展一直以摩尔定律的速度 高速发展。i c 设计的方法和工具也相应地产生日新月异的变化。硬件描述语言( h d l ) 的 使用、s y n o p s y s 公司提出的逻辑综合技术以及h d l 综合器d e s i g nc o m p i l e r 的推出、c a d e n c z 公司推出的版图自动布局布线工具s i l i c o ne n s e m b l e 使设计业进入更加崭新的时期1 6 】。 从集成电路的用途，一般可以把集成电路分为通用集成电路和专用集成电路( a p p l i c a t i o n s p e c i f i ci n t e g a t e dc i r c u i t , a s i c ) 。前者一般指微处理嚣、存储器等等，而后者是用在一些专 门用途的电路中的芯片。对于a s i c 设计，目前一般有三种设计方法： 1 )全定制f f u l l - c 咖m 1 设计方式：所有的电路和版i 虱均由手工完成，设计自动化程度低， 效率效率低，不过可以优化，达到较高的电路性能，适用于模拟电路和一些性能要求 很高的数字电路。 2 )使用可编程器件的设计方式如c p l d 或f p g a 等：采用硬件描述语言的方式描述电路， 并最后由可编程器件来实现，设计周期短，性能主要取决于可编程器件，一次性投资 低，不过芯片单片价格高，适合批量不大或上市时间非常严格的芯片。 3 )半定制( s 咖沁u s i o m l 设计方式：采用h d l 方式描述电路，并最后流片由硅片来实现， 通常基于标准单元库或门阵列。设计周期短，效率高。性能较高，一次性投资流片费 用较高。不过芯片单片价格低，适合大量需求的芯片。 关于设计思想，有f l 底f l 上( d o w n _ t o p ) 和自顶向下( 1 b p j o w n ) 两种层次化设计方法。 前者主要用于规模较小的全定制模拟i c 设计。而后者目前被j c 设计广泛采用，特别是大规模 数字i c 设计。层次式设计将设计目标划分为不同层次的级别，而对每一设计层次，针对不同 的描述方式又可以划分为几个不同的领域。表2 1 给出t i c 层次式设计的分布图。 设计层次行为描述 结构描述设计考虑 自然语言描述的性能指 系统级方框图系统功能 标、结构 芯片级( i c 中也称微处理器，存储罂、串( 并) 为系统级) 算法 时序、同步、测试 行口、中断控制器 寄存器缀( i c 中为数据流图，有限状态机、 寄存器、计数器、m u x 、a l u对序、同步、测试 宏单元)状态表、状态图 逻辑门级布尔方程、卡诺圈 逻辑n 、触管辨 选择适当的基本门 电路级屯流、电压的微分方程晶体管r 、l 、c电路性能、延时、噪声 版图级几何图形与工艺规则 表2 1 集成电路设计的层次 5 第二章v l s ia s i c 的设计方法和流程 ( 圈中r t l = r c g i s t e r t r a n s f e r l e v e l ，s t a = s m i i e t i m i n g a n a l y s i s l v s = l o g i c v s s c h e m a t i c d r c = d e s i g n r u l ec h e e k ) 图2 1 典型的v l s i a s i c 设计流程 此外，基于标准单元库的设计是v l s ia s i c 设计中主要采用的一种方式，这种方式对 e d a 工具的要求比较高。一个典型的基于标准单元库、自顶向下的v l s ia s i c 设计流程如 图2 1 所示。下面结合图2 - 1 简耍介绍一下整个设计流程。在这个流程中，一般根据各部分 完成的功能和特点把宦划分为三个部分：前期设计( 系统设计) ，前端设计f 逻辑设计) 和后 端设计( 也称为物理设训- ) t n 。有时前期设计也可并入前端设计而简单的分为前端和后端设计， 其中前端设计不涉及工艺。 6 第二章v l s i a s i c 的设计方法和流程 2 2v l s ia s i c 设计流程介绍 2 2 1 目标规范分析和预研 市场需求是某个i c 产品的源动力，而设计规范则是该l c 设计最终要达到的设计目标。 这一阶段的分析对整个i c 产品应该做一个完整的分析与评估，如芯片成本( 也就是面积大 小) 、设计的成本( 如设计人员、设计工具及第三方口核的使用) 、设计进度和上市周期、市 场竞争者的评估以及经济上的风险与回报( 即可行性分析) 等等。只有经过准确的评估，设 计的i c 芯片及时满足市场的需求，这样的设计才是有价值的。 通常，对于一个项目的预研开销并不大，因此开展目标分析与项目预研并没有太大风险。 但是，这个阶段要承受两种互斥的压力：一个是预研阶段试图制定一个精确的商业计划和定 义一个成功的产品，另一个就是产品开发的时间压力。这两种压力会明显的冲突。因此，预 研和目标分析阶段对占用时间的合理性和产品的创新是非常重要的。定义一个正确的产品和 使用正确的开发策略是完成一个成功产品的关键。当然，也要控制预研阶段的时间。 本阶段的任务： 初始的产品系统结构设计； 产品初始规划和资源需求设计； 风险和成本分析。 2 2 2 系统设计以及行为级仿真 系统顶层设计是一个富有创造性的阶段。对于一些大型的系统，比如c d m a 系统、d v b 系统等设计开始阶段的结构划分以及设计规范的制定至关重要。初始的结构划分不当或错 误，会导致后面设计的重复乃至设计失败，严重影响设计的效率。这部分的主要作用是对设 计的系统做总体分析，如高层的结构划分、软硬件的划分及其接口、所需的功能规范、标识 关键模块以及有哪些可供选择的p 核使用等等，以期对i c 整个结构更准确的了解，便于设 计团队同时展开设计，加快产品上市的速度。 这一阶段一般使用较高抽象层次的语言如m a t l a b 、c 、s y s t e m c 、行为级的v e r i l o g 进行 建模，根据目标规范的要求以及建模仿真的结果，确定比较详细的设计规范以及验证规范。 目前常用的设计工具为m a t i a o o 和c a d e n c e 公司的v c c ( v 删c o m p o n e n tc o - d i g n ) ， s p w ( s i g n a lp r o c e s s i n gw o r k s t a t i o n ) 及s y n o p s y s 公司的c c s s ( c o n c e n t r i cs t u d i os y s t e m ) 等 等 本阶段任务： 分析几个顶层结构选项一需要考虑技术灵活性、资源需求及开发周期等； 完成顶层结构设计说明及仿真； 确定需要使用的第三方i p 模块： 7 第二章v l s ia s i c 的设计方法和流程 确定开发路线，流程及关键模块。 2 2 3 模块设计和验证 硬件描述语言从它的抽象层次上一般分为三个层次：行为级、寄存器传输级和门级。寄 存器传输级( r t l ，r e g i s t e r t r a n s f e r l e v e l ) 的描述通过各个功能块内部的数据流和控制信号来 描述系统，使用v e f i l o gh d l 或者v h d l 的可综合子集。由于目前的综合器只能对r t l 级 的设计进行综合，所以目前的模块设计一般都是从r t l 级开始的。对于一些比较大的设计， 一般采用自项向下和自低向上相结合，分层设计，以提高设计效率。鉴于本设计的复杂度， 我们采用的是自顶向下的设计方法。鉴于v e r i l o g h d l 比v h d l 具有更简洁、灵活以及与后 端设计的一致性的特点，本文的逻辑电路设计在r t l 设计采用了v e r i l o gh d l 。 为了验证模块设计的正确性，必须对设计的模块进行比较完备的验证。集成电路及其子 模块的验证在i c 设计过程中占有非常重要的地位，特别是对于大规模i c 设计来说更是一个 瓶颈。在i c 验证中，有许多不同的技术方法达到验证的目的，包括仿真，静态分析，形式 模型验证和等价性验证等等。其中使用逻辑仿真器对设计的r t l 代码进行仿真，是最基本 也是最常用的一种手段。所以一般在模块的r t l 设计的同时进行测试平台( t e s t b e n c h ) 的设 计。口1 测试平台包括三个部分的内容： 1 ) 测试平台包括用于测试的激励信号源，要模拟被测模块的真实环境； 2 ) 测试平台应该调用被测模块( d u t ：d e s i g nu n d e rt e s t ) ； 3 ) 测试平台能够对输出响应进行检测，并报告测试的结果。 一个高效、完备的测试平台对于芯片设计是至关重要的。其中测试激励的产生和结果的 检测的工作量比较大，是设计的瓶颈。对于规模比较小的设计或模块的测试，测试平台设计 可以使用硬件描述语言完成。同时它也可以使用高级语言如c 来实现，通过硬件描述语言 的p l i ( p r o g r a m m i n gl a n g u a g ei n t e r f a c e ) 接口进行调用，完成一些更复杂的功能测试。同时在 从测试平台的描述上提高设计的抽象层次，比如使用总线功能模型旧u sf u n c t i o nm o d e l s b r m ) 以及基于事务处理的激励，提高设计的效率，并且可以进一步重用。更高层次的基于 规范( s p e c i f i c a t i o n b a s e d ) 的设计验证技术是一个注意的方向。本设计的测试平台仍然采用 v e r i l o g h d l 语言描述。 s e l f c h e c k i n gt e s t b e n c h t n l l l ，tp a t t e r n ( s t i m u l u s ) d e s i nu n d e r t e s t ( d u t ) e x p e c t e d o u t p u t ( ) i l t p u t ( r e s p o n s e ) c o m p a r e r e s u l t 图2 - 2 自检测测试平台的例子 3 第二章v l s i a s i c 的设计方法葙流程 在对输出响应进行检测时，可以通过观察信号响应或信号波形来判断被测设计是否正 确，以及对错误进行定位。同时设计测试平台时常常对芯片的响应进行预测，从而对设计结 果进行自动判断，以提高设计的效率，这样的测试平台称为自检测测试平台( s e i f i c h e c k i i i g t e s t b c n c h ) 一个典型的自检测测试平台的结构如图2 - 2 所示。在测试平台( t e s t b e n c h ) 设计中， 还要特别注意边界条件、错误条件、例外处理等等非一般情况下的设计 本阶段任务： 将项层模块分解成更小模块； 定义模块功能和接口； r t l 级h d l 源代码编写； 测试向量与平台设计。 2 2 4 r t l 仿真 r t l 仿真的过程就是测试向量对模块设计施加激励，通过硬件描述语言仿真器，以观察 r t l 模块设计的运行与仿真结果是否正确来检查模块是否满足设计要求。仿真器的类型可以 分为两类：1 ) 基于事件的仿真器，比较适合小规模的设计以及异步电路设计的方针；2 ) 基 于时间片的仿真器，这类仿真器仿真速度更快，对同步电路比较适合。目前比较常用的v e r i l o g h d l 仿真器包括c a d e n c e 公司的n c v e r i l o g 、v e r i l o g - x l ，s y n o p s y s 公司的v c s 以及m e n t o r g r a p h i c s 的m o d e l s i m 等等； 另外一方面，r t l 仿真要对r t l 模块设计的代码进行覆盖率分析，只有达到了一定的 覆盖率的正确仿真结果，才可以认为达到了对设计进行比较全面的验证，仿真结果是可信的。 仿真中代码覆盖率一般包括：状态覆盖率、分支覆盖率、条件和表达示覆盖率、触发和信号 跟踪覆盖率等等。代码覆盖率分析可以提高测试平台的质量，减少动态验证的时间。 目前a s i c 不断增加的复杂性对于验证和测试工作也提出了更高的要求，验证和测试的 精确度将直接关系到a s i c 芯片的成败。其中，验证的精确程度直接影响成片以后逻辑功能 的正确率，由验证不充分导致的流片后逻辑功能的错误会带来巨大的风险和成本。有结果显 示，在目前的超大规模数字a s i c 芯片的前端设计流程中，对寄存器级代码的验证，其工作 量和投入力度已经占到了整个设计的6 0 , , - 7 0 0 , 6 ，使整个设计过程中的重要环节。据统计， 通常i 行r t l 级代码需要5 一l o 行的代码来验证。因此，在市场机会的压力下，功能验证在 项目中所占用的时间被不断压缩使产品投片成功的几率受到影响。 本阶段任务： 验证各个模块的功能； 验证测试平台的可用性； 如果出现错误，进行分析和重新设计。 9 第二章 v l s ia s i c 的设计方法和流程 2 2 5 逻辑综合与扫描链插入 逻辑综合就是根据系统逻辑功能要求和性能约束，在一个包含众多结构、功能、性能均 已知的逻辑单元库的支持下，寻找一个最佳或较佳的逻辑网络实现方案。它完成将r t l 级 的设计( v e d l o g r e h d l ) 转换成由库单元组成的门级网表的过程。如图2 - 3 所示。综合的过程 一括对源代码的翻译、逻辑的优化以及面向综合库的映射三个过程。综合的约束条件一般指 芯片工作环境( 温度、电压等等因素) ，工作速度、面积等等。综合的优化是电路时序驱动的， 主要基于芯片的内部路经进行速度优化，基于单元库内的同一单元不同设计进行面积优化。 综合后的v e f i j o g 或e d i f 门级网表可以直接进行后端的物理设计。 综合方法和约束条件需要做成文档，这些文档需要和a s i c 生产商和综合工具使用工程 师讨论，检验其可行性和准确性。如发现情况可尽早修改综合条件甚至源代码文件，尽量减 少对后端设计时间的影响。 综合提高了设计的抽象层次和可重用性，提高了设计的效率，目前比较常用的综合器是 s y n o p s y s 公司的d e s i g nc o m p i l e r 和c a d e n c e 公司的a m b i tb u i l d g a t e s 。 在芯片制作过程中，工艺的不稳定或其他偏差往往会导致芯片的缺陷或瑕疵。在芯片投 放市场之前，对芯片性能的检验是必不可少的。为了检验芯片在制造过程中是否带来缺陷， 在芯片设计过程对芯片进行可测试性设计( d e s i g n - f o r - t e s t ) 也是非常重要的。可测试性设计 中普遍使用以下三种方法： 1 ) 扫描链插入( s c a nc h i ni n s e r t i o n ) 2 ) 边界扫描( b o u n d a r ys c a nd f n 3 ) 存储器的内嵌式自检( m e m o r y b u i l t i n s e l f - t e s t ) 图2 - 3 综合的过程 其中扫描链插入在a s i c 设计中得到广泛的应用。一般的综合工具可以进行扫描链插 入。它的原理是综合时将内部的寄存器替换为可以扫描的寄存器( 即输入端带m u x ) ，同 时将寄存器串联成一个寄存器链。在芯片检测过程中，自动测试设备( a u t o m a t i ct e s t 1 0 第二章v l s i a s l c 的设计方法和流程 e q m p m e n ta t e ) 对被测器件旌加输入激励，对内部寄存器进行扫描，测量输出响应，如果 a t e 观测的响应不同于预期的响应，在该器件测试失败。a t e 的输入激励有 a t p g ( a u t o m a t e dt e s tp a t t e r ng e n e r a t i o n ) q - 具产生。扫描链特别适合对s t u c k - a t - x 型故障的 测试。它的原理如图2 4 所示。 可以说扫描测试的基本思想就是将较难测试的时序逻辑转化为较易测试的组合逻辑，已 经成为当前流行的集成电路测试方法。 图2 - 4 扫描链插入的示意图 本阶段任务： 编写综合脚本。进行模块综合： 记录跟踪问题及其解决过程； 初步芯片性能估计。 2 2 6 静态时序分析( s t a t i ct i m i n ga n a l y s i s l 传统上是采取动态仿真来验证一个设计的功能和时序，随着i c 设计规模的增加，验证 一个设计所需要的测试向量的树木以指数增长，从而导致仿真时间越来越长，特别是综合后 门级仿真甚至达到数小时、数天乃至更长时间，成为i c 设计的一个瓶颈。进行一次设计反 复所需要的时间增长，导致产品上市的周期变长。2 0 世纪9 0 年代出现的静态时序分析工具 作为一种新兴的设计手段，提高了设计验证的速度，现在已经是i c 设计流程中不可缺少的 一部分。 对于一般的时序电路正常工作，该电路必须满足下面一些时序的约束条件： 1 ) 建立时间( s e t _ u pt i m e ) ：指在时钟的有效沿到来之前寄存器的输入信号保持稳定的 最小时间； 2 ) 保持时间o o j dt i m e ) ：是在时钟的有效沿到达之后输入信号仍然要保持稳定的最小 时间 3 ) 恢复时间( r e c o v e r yl i m e ) ：异步控制输入信号去使能与下一个时钟有她沿亨间的最 小时间； 4 ) 免除时间( r e m o v a lt i m e ) ：异步控制输入信号去使能与前一个时钟有效延之间的最小 时间； 第二章v l s i a s i c 的设计方法和流程 5 ) 时钟信号的最小高f 氐脉冲宽度( m i n时钟信号稳定工作的高电平或低_ p u l s ew i d t h ) ： 电平的最小时间； 如果电路中的某一个单元不能满足上述的时序条件要求，该单元电路会进入不稳定状 态，不稳定状态在电路中传播，从而导致整个电路都不能正常工作。静态时序分析的过程， 是将整个电路分为很多时序路径( 如图2 - 5 所示) ，采用数学的方法，对电路中的各个路径进 行计算，与芯片工作的速度( 也就是时钟) 相比较，以验证电路的各单元时序要求是否满足， 从而判断设计是否达到速度要求。 与动态仿真比较，静态时序分析分析速度快，可以进行全芯片的时序分析，同时不需要 测试向量即可对所有的设计路径达到完全覆盖，如表工2 所示。在设计流程中，一般在逻辑 综合和布局布线后分别进行静态时序分析，以检验时序是否满足设计的要求。电路时序达到 要求，是设计签出流片的一个必要条件。 图2 - 5 静态时序分析中的路径 但是需注意静态时序分析无法验证逻辑功能，所以他也无法取代功能验证仿真。 目前比较常用的静态时序分析工具包括s y n o p s y s 公司的p r i m e t i m e 和c a d e n c e 公司的 p e a r l 等等。 特点比较动态仿真静态时序分析 验证速度速度慢，速度快，比仿真快 后仿真耗时非常长一至两个数量级 自动化程度 需要激励，仿真结果与测试平 数学上的路径延时计算， 台的激励质量有关不需要激励， 覆盖率与测试平台的质量有关，路径验证的覆盖率1 0 0 一般达不到1 0 0 的覆盖率 测试内容测试全面，包括功能验证、只能验证设计的时序 时序验证等各个方面 表玉2 静态时序分析与动态仿真的比较 本阶段任务： 编写静态时序分析脚本文件，给出约束条件； 进行时序分析； 研究分析报告，给出时序问题解决方案 1 2 第二章 v l s ia s i c 的设计方法和流程 以上的