（电路与系统专业论文）soc+ip硬核复用技术的研究.pdf

摘要 随着超大规模集成电路设计进入深亚微米阶段，以功能组装为主的s o c ( s y s t e mo nc 1 1 i p ) 设 计方法正逐步取代以功能设计为主的传统设计方法，成为设计的主流。目前，s o c 设计方法的核心 是i p ( i n t e u e c n j a lp r o p e r 哆) 复用技术，其中最为成熟的是基于i p 硬核的s o c 设计方法和流程。 本文课题的主要研究方向是s o ci p 硬核的复用技术。文中通过分析比较后端设计中扁平流程和 层次化流程各自的优缺点，建立了基于i p 硬核的s o c 后端设计流程。同时提出真正实现该流程的一 个关键前提是硬核库的建设，由此引出了全文的重点即i p 硬核设计流程，而口硬核设计流程的 关键步骤则是四类库模型时序模型、物理模型、功能模型和测试模型的建立。文中在分析这四 类模型建模理论和方法的基础上，以全定制的i p 硬核设计流程为例，以一个3 2 位嵌入式r i s c 处理 器芯片版图为对象，提出了时序建模和物理建模的具体实施方案，并进行了部分方案的实践和验证， 同时还对该处理器进行了性能评估。本文最后还应用所建立的模型对基于i p 硬核的s o c 后端设计流 程进行了尝试，验证了该流程的可行性。 本文建立了i p 硬核设计流程和基于i p 硬核的s o c 后端设计流程，重点给出了3 2 位嵌入式r j s c 处理器时序建模和物理建模的具体方案，并论证了部分方案的可行性，最后我们还对基于i p 硬核的 s o c 后端设计流程的可行性进行了验证。 关键词： s o ci p 硬核复用时序模型物理模型功能模型测试模型 a b s t r a c t w i t hm ed e v e l o p m 朋to ft h ed e 印s u b - m i c mv l s i ( v 田l a r g es c a l ei n t e g r a t i o n ) d e s i g i l ，m e r n a i n 曲r e 锄n l e m o d so fs o c ( s y s t 锄o nc h i p ) d e s i g nr e l ym a i l l l yo nf h n c d o na s s 锄b l yi n s t e a do f 雠i d i t i o n a l 劬c 石o nd e s i 聃n o w a d a y s ，i p ( h l t e l l e c t u a lp r o p e r t y ) i e l l s et e c h n o l o g yi st h ek e yt os o cd e s i 舭 n ed e s i g t lm e t l l o d s 锄dn o w sb a s e d0 nh 枷i pi sm em o s tm a t u r et e c l l t l o l o 料 t h em a j o rr e s e a r c hd i r e c d o no ft h ep a p e ri st h er e i l s et e c h n o l o g yo fs o ch a r di pt h ep a p e rb u i l d sm e s o cb a c k e n dd e s i 弘n o wb a s e do nh a r di pb yc 伽叩a r i l l ga 1 1 da n a l y s i st h en a tn o wa n dt h e1 1 i e r a r c h i c a l n o wa tt h es a m et 证l e ，m ea i l t h o rb r i n g sf o n 删ak e yp r e c o n d j t i o no f t h a tn o ww 1 1 i c hi st h eb i l i l do f t h e h a r d i p i i b 瑚吼s om ee i i l p l l a s i so f m e p 印e r i s t l l ed e s 印n o w o f m e l l a r d i p t h e k e ys t e po f t t l a t n o w i s t o b i l i l df o l i b r a r ym o d e l 州i m m gm o d e l ，p 1 1 y s i c a lm o d e l ，f i l i l c t i o r l a lm o d e l 锄dt e s tm o d e l i l lt h ep 印e l l b e 卸m o ra n a l y z e st h em o d e l i n gt h e o r ya l l dm e t l o d so f t i e s ef o u rm o d e l s ，a n dt a ：k e sm ed e s i 口n o wo f m e mc u s t o mh a r di pf o re 卿l e i l lm ep a p e r se x p e r i i n e n t s ，t h ea u t h o rt a k e sa no b j e c to ft h e3 2b 如 e r r 慨d d e dr i s cp r o c e s s o r ，sl a y o u t ，a i l dp u tf b n ，a r dad e 诅i le x e c u t a b l es c h 锄ef b rm e 删n g _ m o d e l 协g a n dp h y s i c a l n l o d e l j l l g i nt t l ee n do ft l l ep 印e lav e r i f i c a t i o no ft h es o cb a c k e n dd e s i 弘n o wb a s e do n h a r d i p i sp r e s e m n l ep a p e rb i l i l d s 山e l a r d d e s i g i in o w 卸dt 1 1 es o cb a c k e n dd e s i 盟f l o wb a s e do nt 州i p t h e d e t a i le x e c l i t a b l es c h e m ef 研t h e3 2b i t s 咖b e d d e dr j s cp r o c e s s o r st i m i n g _ m o d e l i n g 柚dp h y s i c a l - m o d e l i n gi sp r e s c m f i n a l l ym ea u l l l o rv a l i d a t e st h ef e a s i b i l 时o ft i l es o cb a c k e n dd e s i 印n o wb a s e do n h a r d i p k e y w o r d s ：s o c h a r di p r e u s e 血n i l l gm o d dp h y s i c a lm o d e l m n c 石o n a lm o d e lt e s tm o d e l i i 东南大学学位论文独创性声明 本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成 果。尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表 或撰写过的研究成果，也不包含为获得东南大学或其它教育机构的学位或证书而使用过 的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并 表示了谢意。 研究生签名：坌煎盘日期： 知o 8 东南大学学位论文使用授权声明 东南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交学位论文的 复印件和电子文档，可以采用影印、缩印或其他复制手段保存论文。本人电子文档的内 容和纸质论文的内容相一致。除在保密期内的保密论文外，允许论文被查阅和借阅，可 以公布( 包括刊登) 论文的全部或部分内容。论文的公布( 包括刊登) 授权东南大学研 究生院办理。 日期：2 丝：兰：箩 第一章绪言 第一章绪论 随着集成电路设计进入s o c ( s y s t e m0 nc l l i p ) 时代，基于i p ( i n t e l l e c t l 】a lp r o p e n y ) 硬核的设 计方法和流程日趋成熟，并被越来越多的i c 设计者所认同和采用。本章将主要介绍i p 核的概念、 产生背景、国内外发展现状以及i p 硬核的重要性，同时阐述本课题的主要研究工作，最后给出本文 的结构框架。 1 1i p 硬核的概念 1 1 1i p 核产生的背景及分类 根据摩尔定律：芯片制造能力大约每年增长5 8 。随着集成电路规模和复杂性的增大，到9 0 年代中后期，集成电路已进入s o c 时代，其设计能力的年增长比率约为2 1 ，滞后于制造技术能力 的提高，二者之间存在差距，如图1 1 所示。弥补这一差距的最有效方法是重复使用已有的设计即 i p 复用技术。 图1 1 i c 产业集成度与设计能力之间的剪刀差示意图 真正实现s o c ，需要四个方面的技术支撑：深亚微米( d s m ) 工艺技术，这是实现s o c 的条 件；i p 复用技术，这是s o c 的核心，为s o c 提供嵌入式模块；e d a 技术；榭硬件协同设计 技术，这二者以实现i p 嵌入为目标提供设计工具和方法。在s o c 设计中，i p 复用技术的出现，使 功能组装正在逐渐代替功能设计，而成为主流的设计方法，如图l 一2 所示。 东南大学硕士学位论文 传统的a s i c 芯片设计( 功能设计) 图1 - 2 设计方法的更新换代 s o c 芯片设计( 功能组装) i p 核即具有知识产权的集成电路芯核，是预先定义好功能，并经过验证，可重复利用的逻辑功 能模块或宏单元。i p 核主要分为三类川：软核：设计投入最少，只完成r t l 级的行为设计，以 皿l 描述文本的形式提交使用；固核：比软核有更大的设计深度，己完成了门级综合、时序仿真 等设计阶段，以门级网表的形式提交使用；硬核：i p 模块的最高层级，已经完成设计的全过程， 并经过工艺验证。软核虽然灵活性大，具有再次开发的潜力，但其对模块的预测性太低，增加了设 计的风险，使用者在后续的设计中仍有可能发生差错。因此软核比较适台研究使用。硬核虽然灵活 性低，几乎不具有二次开发潜力，但其使用价值最高，稳定性好，适合产业化的s o c 设计。固核各 方面特性介于软核和硬核，比较适合i p 硬核定制使用。 1 1 2i p 核国外的发展现状 在国外，i p 的概念在i c 设计中已经使用了将近2 0 年，应该说标准单元库( s t a n d a r dc e l ll i b ) 就 是i p 的一种最初级的形式”j 。工艺加工厂( f o u 嘶) 为了扩大业务，以精心设计并经过工艺验证 的标准单元来吸引i c 设计者成为其客户，并且免费提供数据资料，而i c 设计者也乐意使用成熟、 优化的单元完成设计，既可以提高效率，又可以减少设计风险。设计者一旦以这些数据完成设计， 自然也就要到这家f o u i l d r y 去工艺流片。所以虽然f o l 】n d r y 没有直接收到i p 的效益，但通过扩大营 业间接收到了单元库的i p 效益。 到了今天，国外的i p 已经不再是这个水平了，其包含了微处理器、数字信号处理器和数字信息 压缩解压等在内的i c 模块，并且国外i p 的商业化也已经比较成熟，而且发展势头迅猛。目前自主 开发和经营i p 核的公司主要有英国的a r m 、a t l l p h i o n 、美国的d e s o c 、m i p st e c h n o l o g i e s 、r a i n b u s 等。以a r m 公司为例，从1 9 8 5 年设计开发出第一块r s i c 处理器i p 模块，到1 9 9 0 年首次将其 i p 专利转让给a p p l e 公司，一直到2 0 0 0 年全球共有诸如i b m 、t i 、p 1 1 i u p s 、n e c 、s o n y 等几十家 公司采用其i p 核开发自己的产品只用了不到1 5 年的时间。 有关i p 核设计的报道首次出现在1 9 9 7 年召开的c i c c ( 专用i c 国际年会) 的“单元建库”论 文分册上，在第二年c i c c 上有关i p 论文数量已经发展到三个分册。1 9 9 8 年三月在美国加州的硅谷 召开国际年会“半导体战略论坛”上，以i p 产业的现状和发展为大会专题，共有4 8 个全球最著名 的微电子公司的主要负责人作了大会发言。同年，“半导体战略论坛9 8 ”组织了i p 专题国际研讨会。 到1 9 9 9 年“a s i cs t a t l l s 9 9 ”的国际年会上论文总量的三分之一是围绕i p 核的设计开发的文章9j 。 这些关于i p 设计的研讨国际年会从另一个角度展示了i p 产业迅猛的发展势头。 第一章绪言 1 1 3l p 核国内的发展现状 经过近十年的快速发展，我国集成电路己建立起比较完整的设计、开发、制造工艺、封装工艺 等产业体系。同时随着中国电子信息产业的以每年超过2 1 的增长速度快速发展，急需开发大量的 集成电路芯片，而s o c 的设计方法己成为大规模集成电路的主流设计方法，所以i p 产业将具有很 大的发展空间。 由于i p 特别是口硬核的最终实施通常是依托于工艺生产线进行的，而我国的工艺生产线的整 体制造能力已经接近国际先进水平，这为i p 的实现提供了可靠的保证。但总体来说目前我国对i p 的开发和应用主要立足于软核，而且是以研究性质为主，所以建立起来的现有的工艺线基本上是裸 线，除了流片加工外，不能为设计提供任何条件，这就使工艺线失去了i p 这一主要市场。 近年来，国家在“十五”计划将电子信息产业和大规模集成电路的开发列为关系国家发展和安 全的战略地位。科技部于2 0 0 0 年启动了“十五”国家8 6 3 计划超大规模集成电路s o c 专项工作。 希望初步建成具有自主知识产权、品种较为齐全和管理科学的国家级i p 核库，并掌握国际水平的 s o c 软硬件协同设计、i p 核复用和超深亚微米集成电路设计的关键技术“j 。我国的i p 产业正在从概 念阶段向实用阶段过渡。 我国发展i p 产业是十分必要的。多年来我国i c 产业走的是一条引进再引进的道路，而国外却 对我国实行高技术禁运控制，造成与国外差距越来越大，与国际水平相差2 5 代，由此可见继续完 全依靠引进是不可能翻身的。我国正处于现代化建设的关键时期，如果没有自己强大i c 产业，中国 失去的不仅仅是争夺未来庞大信息产业市场的主动权，而且将危及中国的经济、政治、信息和国防 安全。i c 设计业的最新一轮分工为我国集成电路设计行业提供了一个适合我国国情的切入点，i p 产 业的建立将从国内和国际两个方面拉动我国的i c 设计业。 从国内方面看，我国屡次冲击高端i c 设计都不很成功，原因之一是高端芯片的电路过于庞大和 复杂。在我国设计环境困难、复合设计人才较少及资金紧缺的情况下，要完成这种复杂系统的可能 性很小。而基于i p 库的s o c 设计方法的建立则把“系统集成”与“功能模块设计”分开，分散了 设计难度和规模，能充分发挥各个设计者的优点。根据国际上开发p c 机的经验，只要口设计规模 阵容整齐，设计自主知识产权的高端芯片将成为可能。 从国际方面看，基于i p 模块的s o c 设计为我国中、小微电子企业赶上世界技术提供了一个设 计捷径。以微电子设计领域为高科技突破口，以功能块i p 或i p 库产业为具体的切入点，加大投入 强度，发展我国独立自主产权的s o c 解决方案。可以说i p 产业是二十一世纪我国集成电路技术进 入国际市场的最好切入点。 1 1 4i p 硬核的重要性 i p 硬核是i p 的最高形式，同时也是最主要的形式，目前商业化的i p 核大部分都是基于硬核的 形式。从一定意义上说，i p 技术是从i p 硬核开始的，即把i c 产品的设计变成设计中可重复使用的 i p 模块，也就是“y e s t e i d a y sc m p sa r et o 血y sr e u s a b l ei pb l o c b ，a n dc 柚b ec o m b 岫dw i mo 山e r f i l i l c 石皿s ，l d 【e d e o ，a u d i o ，a n a l o g ，柚di ，o ，t of b m l m a t ew h a tw e n o wk n o wa ss y s 蛐o nc t l i p ( s o c ) ”。 因此国际上非常重视i p 硬核的应用。 i p 硬核的重要性主要体现在以下几点：i p 硬核设计含量高，包含了软核和固核的成果；i p 硬核的设计有相当的难度。特别是在d s m ( 深亚微米) 阶段，设计者通常需要对整个s o c 芯片进 行功能、时序和功耗分析，这就使i p 硬核不能简单虬物理形式嵌入芯片，所以i p 硬核设计不仅仅 包含物理版图的设计，同时还要包括从物理版图提取分析所需的各类模型；i p 硬核的可靠性高。 i p 硬核的设计要求精雕细琢，并且与工艺结合，使用者不必再为所用i p 模块担心，可以把精力全 部放在模块的衔接上；i p 硬核使用方便。芯片设计者可以利用i p 硬核的各类模型非常方便的完 成i p 模块的嵌入，并且顺利的进行各项分析；使用i p 硬核有利于保护知识产权，面向产业化发 东南大学硕士学位论文 展。目前在较复杂的s o c 设计中集成i p 硬核己成为共识。 1 2 论文的主要工作 本课题将重点进行深亚微米i p 硬核设计流程的探索，然后对实验室开发的3 2 位高性能嵌入式 r s i c 处理器进行时序和物理建模，设计成一个采用c h a n e f e do - 2 5 u m 工艺的i p 硬核，最终在s o c 芯片a c o r e 中整合所设计的i p 硬核，分析整合的结果。 实施内容： 1 查阅资料，探索深亚微米i p 硬核设计流程，研究模型建立的理论和方法。 2 ， 学习使用设计流程所涉及的e d a 工具。 3 对3 2 位高性能嵌入式r s i c 处理器进行时序和物理建模。 4 利用所建立的模型，在s o c 芯片中嵌入所设计的i p 硬核，并分析整合结果。 通过本课题的研究就可以将实验室所设计的各种模拟数字模块都设计成i p 硬核，建立i p 硬核 库，然后根据s o c 芯片设计需求选择合适的i p 硬核整合到各个芯片中。从以功能设计为基础的传 统流程转变到以功能组装为基础的全新流程。这样可以大大减少芯片设计人员的投入和缩短芯片设 计周期，有利于实现s o c 芯片的产业化。另外i p 硬核经过工艺验证后将来还可以直接推向市场。 1 3 论文的结构框架 本章简单介绍了i p 核产生的背景，国内外发展现状以及i p 硬核的重要性，从而引出课题研究 的理论意义和实用价值。 第二章在传统的a s i c 后端设计流程和s o c 后端设计流程相比较的基础上，引出了基于i p 硬核 的s o c 后端设计流程，并指出其关键的前提条件是i p 硬核库的建设，因此文中还给出了全定制的 i p 硬核设计流程和基于标准单元的口硬核设计流程，同时提出i p 硬核设计流程中的重点是功能、 时序、测试和物理四类库模型的建立。 第三章在第二章的引导下，分别给出了i p 硬核库四大模型功能模型、时序模型、测试模型、 物理模型的建立理论和方法，其中以时序模型为重点，分析比较了黑盒和灰盒两类时序模型的各自 特点以及常用的四类延时模型的差异。 第四章在第三章的基础上，介绍了在3 2 位高性能嵌入式r s i c 处理器i p 硬核设计中时序建模 和物理建模的技术路线和方案论证。特别是建立时序模型，文中给出了动态结合静态层次化时序建 模的具体技术路线，并对动态时序建模和静态时序建模结果的精确度进行了论证。 第五章主要利用第四章所建立的模型，在s o c 芯片中进行i p 硬核的整合，验证基于i p 硬核的 s o c 后端设计流程的可行性。 结束语部分总结了本课题的研究工作，并给出后期工作的展望。 第二章基于i p 硬核的s o c 后端设计流程 第二章基于l p 硬核的s o c 后端设计流程 本章将以实验室g a r f i e l d 项目为例，首先介绍传统的a s i c ( a p p l i c a t i o ns p e c i f i ci n i e g m t e d c i r c u i t ) 后端设计流程和基于层次化的s o c 后端设计流程，然后再在此基础上给出基于i p 硬核的 s o c 后端设计流程。 2 1 后端设计流程介绍 传统的后端设计指的是从门级网表( g a t ek v e l n e t l i s t ) 开始的，根据设计要求的不同，后端流 程可以分为扁平流程( f 1 a tf 1 0 w ) 和层次化流程( i i e r a r c h yf l o w ) 。由于现在设计者主要依靠e d a 工 具来进行后端设计，所以设计流程和e d a 工具紧密联系，两者共同构成一个后端设计平台。 2 1 1 传统的a s i c 设计流程 传统的a s i c 后端设计流程采用的是扁平流程，是基于标准单元库的设计流程。为了更清楚的 对扁平后端设计流程进行说明，下面就以实验室g 枷e l d 项目中实际应用的后端设计平台为例，其 后端扁平设计流程图如图2 一l 所示。流程图中给出了前后端的划分，后端设计的主要步骤，每一步 所使用的软件( 用斜体字表示) 以及各步之间的主要数据传递。 后端扁平设计流程的主要步骤与具体说明如下： ( 1 ) 数据的准备与检查。后端扁平设计所需要的数据主要有两类，一类是f o u n d r y 提供的标准单元 库、i op a d 和i p 硬核的时序模型和物理模型库；另一类则是前端的芯片电路设计经过综合后生成 的有关数据，例如门级网表，时钟定义与约束等。 ( 2 ) 自动布局规划。扁平流程中的“扁平”也就是指后端设计者在布局规划时，不需要考虑综合生 成的层次化门级网表中的具体电路模块的规划，而只要考虑标准单元、i op a d 和i p 硬核的布局。 其中i op a d 和i p 硬核需要后端设计者在版图中预先放置好，而标准单元则只需要给出允许其摆放 的区域，由软件根据时序驱动的需要自由的放置标准单元。另外，设计者还需要考虑电源线的布局 规划，因为电源线的布局与标准单元和i p 硬核的布局紧密相关。 f 3 ) 自动放置标准单元。布局规划完成以后，软件会根据时序的约束在布局规划的区域内自动的放 置所有的标准单元，同时进行时序检查和单元放置优化。 f 4 ) 时钟树的生成。芯片中的时钟网络需要驱动电路中所有的时序单元，所以其负载延时很大而且 是不平衡的，需要插入缓冲器减小负载和平衡延时。时钟网络加上插入的缓冲器就构成了时钟树。 设计者只需要在软件中设置一定的参数就可以由软件自动生成比较理想的时钟树。 ( 5 ) 静态时序分析和后仿真。在时钟树产生完成后，就可以进行静态时序分析和后仿真，这是因为 自动布局布线软件已经可以比较精确的给出芯片时序信息而不用等到真正布线完成。由于静态时序 分析和后仿真或多或少会出现一些问题，需要反复循环优化。所以在布线前就进行静态时序分析可 以减少循环中的步骤，缩短循环的周期。 ( 6 ) 布局工程变更优化e c o ( e n g i n f i n g c h a f i g e o r d e r s ) 。针对静态时序分析和后仿真中出现的问 题，需要对电路和单元布局进行小范围的改动和优化。 f 7 1 插入f i e r 。f i l l 朗指的是标准单元库和i op a d 库中定义的与逻辑无关的填充物，用来填充标准 单元与标准单元之间，“op a d 与i o p a d 之间的缝隙，主要是为了满足d r c 规则和设计需要。 ( 8 ) 自动布线。软件同样会根据时序约束进行自动布线，同时尽量使连线的总长度最小。 东南大学硕士学位论文 ( 9 ) 加d ym e t a l 。这是为了满足d r c 规则中各层金属线密度的要求。 ( 1o ) 加保护环。当芯片中存在模拟部分电路时，为了防止数字电路的噪声影响其正常工作，一般需 要在模拟电路周围添加保护环。 ( 1 1 ) d r c 和l 、，s 检查。d r c 主要是对芯片版图中各层的物理图形进行设计规则检查，确保可以正 常的进行流片。l v s 主要是将从版图中提取出的电路网表与设计的电路网表进行比较，确保两者完 全一致。 ( 1 2 ) 1 却eo u t 。在所有检查和验证都无误的情况下就可以将是后芯片版图的数据提交给f o u r l d r y 进 行流片加工。 图2 1 后端扁平设计流程图 第二章基于i p 硬核的s o c 后端设计流程 2 1 2 基于层次化的s o c 设计流程 基于层次化的s o c 后端设计流程又称为层次化流程。同样以实验室g a m e l d 项目后端设计平台 为例，其后端层次化设计流程图如图2 2 所示。 图2 - z 后端层次化设计流程图 f t o o r p t m t c o m n i l e r y i r 嘶o s o l u 0 h te d i l o r d r n c h l a 后端层次化设计流程的主要步骤与具体说明如下： ( 1 ) 数据的准备与检查。后端层次化设计所需要的数据主要有两类，一类是f o u n d r y 提供的标准单 元库、i ，op a d 和i p 硬核的时序模型和物理模型库；另一类则是前端的芯片电路设计经过综合后生 成的有关数据，例如综合后的d b 文件，时钟定义与约束等。 ( 2 ) 全芯片顶层布局规划。层次化设计的布局规划比扁平设计的要复杂许多，其主要要完成四项任 务：放置芯片的i op a d ：创建和布置宏单元，主要决定每个物理模块的大小、形状和位置。模 东南大学硕士学位论文 块问需要留有一定的间距，最顶层的走线和缓冲器的插入都会使用这些空间；电源网络规划，首 先在项层完成电源布线，然后将结果映射到各个模块中去，这样就完成了各个模块的电源布线； 全芯片引脚优化，通过软件按照最短距离来自动决定所有模块的输入输出引脚的位置。 ( 3 ) 模块时序分配预算。根据最顶层设计者定义的时序约束由软件计算出各个模块的时序约束，用 于模块级的自动布局布线。 ( 4 ) 模块级的自动布局布线。各个模块内部的自动布局布线流程大致和扁平流程的相同，只是在最 后模块布线完成后，需要抽取模块的物理模型和时序模型，用于顶层的布局布线。当然模块的时序 模型的抽取这一步是可选的，有了模块的时序模型可以减少顶层布局布线时的计算量。 f 5 ) 更新项层布局规划。用抽取出来的实际物理模型和时序模型替换初始布局规划中的模块。 r 6 ) 顶层时钟树的生成。各个模块的时钟树在模块级自动布局布线中已经生成，最顶层的时钟树生 成只需要到各个模块的时钟输入端口为止。由于每个模块中时钟树的最大虽小延时不同，所以需要 对时钟到各模块时钟输入端口定义一个预设延时。 ( 7 ) 全芯片静态时序分析和后仿真。由于是层次化的设计，在进行全芯片静态时序分析和后仿真之 前首先要保证模块级自动布局布线过程中静态时序分析和后仿真正确无误，这样在顶层出现问题的 可能性就减小了。但是如果顶层出现问题，那么只能通过问题模块重新自动布局布线来解决。 ( 8 ) 布局工程变更优化e c o 。由于是层次化的设计，如果顶层进行变更优化，那么所涉及的模块就 要重新自动布局布线。 ( 9 ) 顶层插入f i l l e r 。模块中的f i l l e r 在模块级自动布局布线中已经插入。这里只需要在顶层插入 f i l 】e r ，如果顶层不存在标准单元，那么就只需要在i ，op a d 与i op a d 之间的缝隙内插入f i l l e r 。 ( 1 0 ) 顶层自动布线。由于模块内部连线已经完成，所以顶层只要进行模块i o 端口之间，模块“0 端口与i ，op a d 之间以及与时钟缓冲器的连线。 ( 1 1 ) 顶层加d u i n m ym e 乜l 。这是为了满足d r c 规则中各层金属线密度的要求。模块中的d u m m y m e t a l 在模块级自动布局布线中已经添加，这里只需要在顶层布线通道上加d u m m y m e t a i 。 ( 1 2 ) 加保护环。当芯片中存在模拟部分电路时，为了防止数字电路的噪声影响其正常工作，一般需 要在模拟电路周围添加保护环。 ( 1 3 ) d r c 和l 、，s 检查。d r c 主要是对芯片版图中各层的物理图形进行设计规则检查，确保可以正 常的进行流片。i s 主要是将从版图中提取出的电路网表与设计的电路网表进行比较，确保两者完 全一致。 ( 1 4 ) t 卸eo u t 。在所有检查和验证都无误的情况下就可以将最后芯片版图的数据提交给f o u n d r y 进 行流片加工。 2 1 3 扁平流程与层次化流程的比较 后端设计的扁平流程和层次化流程各有其优点和缺点，需要根据芯片的规模和计划需要进行选 择。 后端设计扁平流程的优点是：整个流程比较简单，设计者不用具体考虑芯片中具体的电路模块 之间的联系，完全交由软件自动根据时序和面积约束处理，同时由于软件自动布局布线时基于全芯 片的视角，所以可以在时序和面积上做到最优化；其缺点是受到软件处理能力的限制，只能处理四 百万门以下规模的芯片设计，此外，在设计流程中作较小的优化和改动可以通过e c o 来实现，但如 果改动和优化比较大，那就只能重新进行整个后端设计流程。 后端设计层次化流程的优点是：可以处理较大规模的芯片设计，并且可以将设计划分为规模易 于处理的模块，然后并行地由多个团队进行优化，有效的缩短整个芯片的设计周期。另外，层次化 设计流程的e c o 弹性比较大，即使在设计流程中需要对芯片电路作较大的改动和优化，也不用重新 进行整个设计流程，而只要对相关的模块重新进行模块级的后端设计。其缺点是整个流程比较复杂， 需要多个团队参与，增加了项目管理上的难度。 8 第二章基于i p 硬核的s o c 后端设计流程 2 2 基于l p 硬核的s o c 后端设计流程 后端扁平设计流程和层次化设计流程各有优点和缺点，在实际的设计应用中，最佳的方案是将这 两种流程合二为一，取长补短，也就是基于i p 硬核的s o c 后端设计流程。采用这种流程的关键是i p 硬核库是否齐全。一旦这一前提条件具备，那么无论是后端扁平设计流程还是层次化设计流程都可 以很容易的演变为基于i p 硬核的s o c 后端设计流程。后端扁平设计流程是以标准单元为主的，但 也已经包含了少量的i p 硬核，而基于i p 硬核的设计流程正好相反，是以i p 硬核为主，只使用少量 的标准单元，但两者设计流程的步骤其实是一致的；在后端层次化设计流程中，如果有了齐全的i p 硬核库，那就不需要再进行模块级的自动布局布线，流程中也就不再存在顶层和模块，后端层次化 设计流程就演变成了扁平设计流程，也就是基于i p 硬核的设计流程。 基于i p 硬核的s o c 后端设计流程具备了扁平设计流程和层次化设计流程的所有优点，但是需 要一个前提条件，那就是必须有齐全的i p 硬核库。一般像处理器( c p u ) 、存储器( m 锄o f y ) 和锁 相环( p l l ) 这些i p 硬核，因为有统一的标准，可以直接通过商业的途径获取。但芯片中的其它一些 功能模块则需要来自于自己的i p 硬核库。因此，基于i p 硬核的s o c 后端设计流程还应该包含i p 硬 核的设计流程。不过这两个流程是相对独立的，只有在设计中需要使用i p 硬核库中所没有的电路模 块时才进行i p 硬核的设计流程，而设计出的i p 硬核同样可以被其它的芯片设计所使用，通过这样 不断的积累，i p 硬核库就会逐渐齐全。i p 硬核的设计流程与层次化设计流程中模块级的自动布局布 线有点类似，所不同的是模块级的自动布局布线所生成的模块物理模型和时序模型只适用于当前的 设计，不可以在别的设计中直接复用。而设计的i p 硬核则可以直接被不同的芯片设计很方便的复用， 但缺点是灵活性很小，不可以根据设计的需要直接对i p 硬核作任何修改，只有重新进行i p 硬核的 设计流程才能修改和更新i p 硬核。 基于i p 硬核的s o c 后端设计流程图如图2 3 所示： 图2 3 基于i p 硬核的s o c 后端设计流程图 流程图2 3 中的i p 硬核设计流程，与后端扁平设计流程十分相似，所不同的是，在生成模块电 路的物理版图后，扁平设计流程就己经结束了，而i p 硬核设计流程并没有结束，恰恰相反，流程中 最主要的步骤才刚刚开始。为了能够使所设计的模块电路物理版图可以被其它的芯片设计复用，i p 硬核设计流程中需要从版图提取复用时所需要的四类物理模型时序模型、物理模型、功能模型 和测试模型 6 j 其示意图如图2 4 所示： 东南大学硕士学位论文 图2 4 i p 硬核设计示意图 针对全定制设计的模块电路和自动布局布线生成的模块电路，两者所使用的i p 硬核设计流程是 不同的。 2 2 1 基于标准单元的i p 硬核设计流程 基于标准单元通过自动布局布线生成的模块电路网表和版图都是基于门级的，而这些门级的物 理模型，时序模型和功能模型都已经存在，所以可以在门级的基础上对模块电路进行建模，其流程 图如图2 5 所示。 流程图2 5 中的四类模型描述如下： ( 1 ) 时序模型 由门级静态时序分析工具p t ( p r i m e t i f n e ) 利用版图后的门级网表和提取的路径延时信息创建。 时序模型中只包含模块电路接口的时序信息，主要用于口硬核复用时在综合、时序驱动的自动布局 布线和静态时序分析阶段提供i p 硬核的时序信息。 ( 2 ) 功能模型 由软件v m c ( v 嘶l o g m o d e lc o m p i l e r ) 利用版图后仿真通过的门级网表自动创建。功能模型中 不仅包含了电路模块的功能，还包含了部分时序信息，主要用于i p 硬核复用时前端的功能仿真。 ( 3 ) 物理模型 在使用不同的自动布局布线工具时，所需要的物理模型是不同的，不过物理模型的生成相对比 较简单。如果使用的自动布局布线工具为s e ( s i l i c o ne 1 1 s e m b l e ) ，那么可以由软件a b s n t 从模块 电路版图中只提取出布局布线所必需物理信息，生成物理模型。 ( 4 ) 测试模型 如果电路中存在可测性设计的电路结构时，那么可以由软件s o c b i s t 在物理综台过程中创建 测试模型，主要用于在芯片可测性设计时提供所复用的i p 硬核的可测性设计电路结构。 1 0 第二章基于i p 硬核的s o c 后端设计流程 图2 5 基于标准单元的口硬核设计流程图 2 2 2 全定制的i p 硬核设计流程 全定制设计的模块电路网表和版图都是基于晶体管级的，所以只能在晶体管级的基础上对模块 东南大学硕士学位论文 电路进行建模，其流程图如图2 6 所示 图2 6 全定制的i p 硬核设计流程图 流程图2 6 中的三类模型描述如下： ( 1 ) 功能模型 全定制设计的电路模块的功能模型目前无法通过相关软件自动生成，只有先从版图中提取出晶 体管级的电路网表，然后根据电路网表动态仿真和静态时序分析的结果进行手工建模。 ( 2 ) 时序模型 由于全定制设计模块的电路网表是基于晶体管级的，所以无法使用门级静态时序分析工具p t 进行时序建模，只能通过晶体管级静态时序分析工具p a m m i l lp l u s 来创建时序模型。 ( 3 ) 物理模型 全定制设计电路模块物理模型的创建方法完全与基于标准单元电路模块的一样。 2 2 3 层次化的i p 硬核时序建模流程 当全定制设计的模块电路规模比较大而且结构比较复杂，或是模块电路中既包含全定制设计又 包含基于标准单元的设计时，对总电路直接进行时序建模可能比较困难，这时可以考虑采用层次化 的方式进行时序建模”，其流程图如图2 7 所示： 第二章基于i p 硬核的s o c 后端设计流程 2 3 本章小结 图2 7 层次化的i p 硬核时序建模流程图 本章以实验室g a m e l d 项目为例，对传统的a s i c 后端设计流程和基于层次化的s o c 后端设计 流程进行比较，然后在此基础上将这两种流程合二为一，取长补短，给出了基于i p 硬核的s o c 后 端设计新流程，同时文中还介绍了新流程中的关键步骤i p 硬核的设计，并且分别对基于标准单 元的口硬核设计流程和全定制i p 硬核设计流程进行了描述。 东南大学硕士学位论文 第三章l p 硬核库模型的建立 根据前面章节所述，i p 硬核设计的重点就是从已经设计完成的模块物理版图中抽象出四类库模 型时序模型、物理模型、功能模型和测试模型。本章将分别给出这四类库模型的建模理论和方 法，其中时序模型是本章的重点。 3 1 时序模型 i p 硬核的四类库模型中时序模型是最重要也是最难提取的模型，需要进行精确的晶体管级仿真 和建模。时序模型主要用于综合和静态时序分析时为软件提供i p 硬核的时序信息。目前综合最常用 的软件是s y n o p s y s 公司的d c ( d e s i g n c o 玎叩i l e r ) ，门级静态时序分析常用软件是s y n o p s y s 公司的 p t ( p r i m e l 铀e ) ，晶体管级静态时序分析常用软件是s y l l o p s y s 公司的p a n l m i up l l l s 。所以本课题将 在此基础上进行时序建模的探索。 3 1 1 时序模型的种类 根据时序模型抽象的程度可以分为黑盒模型( b l a c km o d e l ) 和灰盒模型( g 瑚l ym o d e l ) 两类”。 3 1 1 1 黑盒模型 黑盒模型又可以分为非透明黑盒模型和透明黑盒模型，其中透明黑盒模型又称为增强型黑盒模 型。 非透明黑盒模型只考虑电路边界端口的信息。对于时序路径，通过计算与输入相关的第一个锁 存器( 1 d t c h ) 的s 咖p 和h o l d 时间对输入建模。同样通过计算与输出最接近的一个锁存器的时钟端 到输出端口的延时时间对输出建模。对于组合路径，则主要是对输入与输出之间组合逻辑的延时进 行建模，通过端口对端口( p i n - t o - p i l l ) 延时来表示。延时的取值与信号的倾斜程度( s l o p e ) 和负载 电容( 1 0 a d ) 有关。输出端口的倾斜程度则主要与负载电容相关。图3 1 给出了非透明黑盒模型的 示意图。 图3 - 1 非透明黑盒模型示意图 1 4 ， 第三章i p 硬核库模型的建立 非透明黑盒模型建模时所考虑的时序路径如下： 在输入端口上检查s 咖p 和h o l d 时间 输入端口到输出端口的组合逻辑延时路径 时钟端口到输出端口的延时路径 这三种延时路径在模型中具体体现为四类延时表：输入端口和时钟端口的s e t u p 和h o l d 时序 检查构成一张二维非线性延时表，坐标轴分别为时钟信号跳变时间和输入信号跳变时间。时钟端 口到输出端口的路径延时构成一张二维非线性延时表，坐标轴分别为时钟信号的跳变时间和输出端 口的电容负载。时钟信号引起的输出信号倾斜程度构成一张一维的非线性表，坐标轴为时钟信号 的跳变时间。从输入端口到输出端口的组合路径延时构成一张二维非线性表，坐标轴分别为输入 信号的跳变时间和输出端口的电容负载。 当软件使用这些延时查找表计算延时时，如果输入信号跳变时间落在坐标轴范围内，那么静态 时序分析将在表中的延时数值之间线性插值。如果输入信号的跳变时间落在了坐标轴范围之外，那 么静态时序分析将根据表中延时数值线性外推。因此为了得到最精确的结果，模块特征化时的取值 要使典型情况下的输入信号跳变时间和输出端口电容负载都落在坐标轴的范围之内。 透明黑盒模型可以表示通过透明锁存器的路径的行为。该模型是为了测量最坏的s e t u p 时间并 且应用到模型的结果中。当测量最坏的s e t u p 时间时，p a i l l m i l lp 1 u s 软件将执行修正的路径搜索，强 制数据尽可能迟的到达第一个时序元件。如果第一个元件是一个非透明的器件，那么路径搜索将中 断，最坏的s d i l p 时间就等于到这个元件的s e n l p 时间。如果第一个元件是透明的，那么数据的到达 与由时钟控制的第一个时序元件的关断沿保持一致。通过该元件后，路径搜索将继续，直到发现一 个非透明的时序元件或是路径到了终点，即搜索到了终节点( s i i 】k 肿d e ) 。对于搜索到的每一条路径， p a m m i l lp l u s 软件将沿路径计算每一个时序元件的s e t i 】p 时间。然后从路径上最后一个时序元件开始， 将当前时序元件的s e t u p 时间与前一个时序元件的s e t i l p 时间相比较，记录最坏的情况。 图3 2 所示的电路图采用的就是这种计算s 咖p 时间的方法。图中，假设l l 和l 2 都是透明的 锁存器。将l 3 的s 朗j p 时间和l 2 的相比较，取两者最坏的s e t u p 时间与l 1 的比较。如果到l 3 的 s e n l p 时间比l 2 的坏，但是又要求数据在l 2 时钟的开启沿之前到达l 2 ，那么程序将调整到达l 2 的数据，使其刚好在l 2 时钟开启时到达。然后程序再由此调整l 3 的s e t i l p 时间