（通信与信息系统专业论文）宽间隔跳频发射系统的研究.pdf

摘要 目前，跳频通信技术f 在迅速发展，并在电子对抗，无线局域n ( w l a n ) 等领域得到了广泛的应用。但是传统的跳频发射系统存在着硬件复杂，基带及中 频调制的集成度不高，整个系统的软件化程度较低，难以升级等缺点。本着探索 精神，研制了一种实验性的跳频发射系统。 首先，本文介绍了码变型调制技术，根据自己的分析对该技术做了完善。 并且在此技术的基础上设计并实现了一个完整的跳频发射实验系统。 第二，首次使用v e r i l o g h d l 硬件描述语言在块f p g a 上成功实现了基 带与调制的片上系统( s o c ) 。既简化了设计，又节省了硬件，且易于在线修改， 便于升级，符合现在软件无线电的发展趋势。经测试表明，该片上系统能以较快 的速度( o 1 4 m h z ) 工作，与快速频率合成器相配合，能组成高速跳频发射系统。 而且，还完成了以m c l 4 5 1 5 2 为核心器件的频率合成器的设计与测试，并 依掘实验数据，总结了锁相式频率合成器的设计经验及改进方法。 最后，将基带与调制的片上系统和m c l 4 5 1 5 2 频率合成器相连，组成了一 个完整的跳频发射实验系统。经过对本系统测试结果的分析，表明系统各项性能 指标均达到了设计要求，是一种较为理想的设计方案。 a b s t r a c t m yr e s e a r c ht e a mi n v e s t i g a t e st h ek e yt e c h n i q u e st h a ta r ei n v o l v e d i nt h e f r e q u e n c yh o p p i n g ( f h ) d a t at e l e c o m m u n i c a t i o ns y s t e m 。t h e r e a r es o m e d i s a d v a n t a g e si nt r a d i t i o n a ld e s i g np l a n ，s oit r yt os e e kt h em o s to p t i m a lt e c h n i c a l s c h e m e sf o r 行e q u e n c yh o p p i n gd a t ac o m m u n i c a t i o ns y s t e m ，t h et h e s i sa d d r e s s e st h e t h e o r e t i c a la n a l y s i so fs e v e r a lk e yt e c h n i q u e sr e l a t e dw i t hm yp r o j e c t ，s u c ha sc o d e t r a n s f o r m i n gm o d u l a t i o n ，v c r i l o g h d la n ds y s t e mo nac h i p is e l e c tv e r i l o g h d la sm yh a r d w a r ed e s c r i p t i o nl a n g u a g et od e v e l o pm yb a s e b a n dp a r t ，a n de m b e d d e dm yb a s eb a n da n dm o d u l a t i o np a r ti n a c e x l ks u c c e s s f u l l y b e s i d e s ，id e s i g n e daf r e q u e n c ys y n t h e s i z e r , t h em c l 4 5 1 5 2i st h ec o r ec h i p a n d 7 4 s 1 2 4i sv c o f i n a l l y , ih a v ef i n i s h e dt h ed e s i g na n dt e s t i n go f t h ef ht r a n s m i t t i n gs y s t e m t h e d a t af r o me x p e r i m e n ts h o wt h a tm yi m p l e m e n t a t i o ns c h e m ef u l f i l l e dm ye x p e c t a t i o n k e yw o r d s ：c o d et r a n s f o r m i n gm o d u l a t i o n ，v e r i i o g h d l ， f r e q u e n c ys y n t h e s i z e r ，f ht r a n s m i t t i n gs y s t e m 2 第一章跳频通储概述 扩展频谱通信( 简称扩频通信) 是通信领域中一个重要的发展方向，麒基本 特? 羔蹙系绞占毒兹频繁变凌远大予簧簧簸的跟娥髂号带宽( 域信愚篦特速率) j l 百倍至几万倍。 扩频通信的理论然础是香农公式c = b l 0 9 2 ( i + s n ) 。这怒通过用扩展频带b 柬换取减少绩噪比豹。这耪逯售其鸯穰强熬撬入为予攘、撬密繁予撬、撼多径于 扰的能力，并且还具有信息隐蔽、截获率低、低的空闻无线电波“通量密度”及 多址保密通信等优点。 爨频暹信是扩颓逶接戆主要方式之一，它愚使售号载波频率莰照菜一耱定弱 伪随机码不断变化的通信方式。图1 为一种跳频系统的原理阐： 竺网一 + i 信息凋制器i 十 隔磊墨习 |j 际网 1 峰p 一竺 图i 。1 静魏频系统瓣缀壤酗 其工作过程的详细分析请参考文献 1 】 磊一竹蕊册刍 由蹒频信号的频谱可知，它占用了比传送信息带宽蘩宽得多的频带。然而驮 瞬时角度讲，它只是窄带通信。 归纳起来，跳频通信有以下优点： t 抗干挽能力强，能有效的抗频率晦准干扰，如聚蹒频速率商，也能有效 的躲避跟踪式干扰。 2 有抗衰落戆力及频率分焦佟用。跳颧系统中的发射频率在一个缀宽豹频 谱范围内隧视跳交，所以如暴信号在传输中小部分频谱发，主寝落，信号 不会造成严重畸变。 3 能解决接收方与发送方熊“远近”阏越。一般黥多蔫户通信系统中，当 接收方与发送方的距离较近时接收方难以无失真静正确接收信怠。但跳 频系统在非常强的邻i 瞪电台干扰下，仍然具有定的通信能力。 4 。易于秘冀毯调割类型强扩展频谱系统缀合，构成套耱混合式系绫。易于 与现有的常规通信体制兼容。 5 + 具有多址组网能力，可构成码分多址系统，共事频率资源。 爱是出于彰频技术有这些优势，麸6 0 年代开始，瓣辩裁一直避行蹒频逶薅 体制的理论和技术研究。近年| 泉，英国的r a c a l 、m a r c o n i 公司，美翻的h a r r i s 公司，法国的t h o m s o n 公司簿都研蒜0 成功了采用跳频披术的短波通倦电台。现 在，虢频通信技术在蔑爱通信方嚣豹应雳邑越来越受到熬筏，翅致浏瓣g s m 系 统，跳速是2 1 7 跳秒。另外，跳频技术在光线局域网中也得到了普遮的应用， 如髓牙”技术就是建立在跳频技术之上的。 在这耱鸷景下，为遘一步鬻攫瓣l 叛技术，寻撬较馕熬褥8 颏系统豹莰诗方寨， 本文基于码变型调制及片上系统设计技术，设计并实现了个完整的跳频发射的 实验系统。经测试，该系统的性能指标均达到了预期的要求，是一种较好的设计 方寨。 第二章可编程逻辑器件及v e r i l o g h d l 硬件描述语言 第一节大规模可编程逻辑器件的分类及其特点 可编程逻辑器件的发展已经经历了几十年，近几年随着芯片制造技术的发 展，i i j 。编程逻辑芯片已从原来的十几门逻辑单元发展到万门、几十万门、甚至 百力门，其应用面变得越来越广泛，目前已广泛应用于通讯、电子、电力、军事、 仪器仪表等各个高科技研发领域和产品中。目前，超大规模可编程逻辑器件主 要分为两大类：复杂可编程逻辑器件f c o m - p l e xp r o g r a m m i n gl o g i c d e v i c e ，c p l d ) 和现场可编程门阵列( f i e l dp r o g r a m m i n gg a t ea r r a y ， f p g a ) 。 1 复杂的可编程逻辑器件c p l d 简单的p l d 器件已被广泛使用，诸如p a l l6 r 8 、g a l 20 v 8 、22 v 10 等。这使电子设备的器件使用数大大减少，器件的使用也更加灵活。而复杂p l d ( e pc p ld ) 将p ld 的概念扩展到更高层次的集成度范畴，从而可改善系统 的性能，使产品的p c b 板面积进一步缩小，可靠性大大提高，成本进一步下 降。和p l d 相比，c p l d 允许具有更多的输入信号、乘积项和宏单元，内含多 个逻辑块，每一个逻辑块就相当于一片22v 10 的p l d 。这些逻辑块可以使用 可编程内连线的布线来实现相互问的联系，并且其结构规划更加合理，从而有 效节约硅片使用面积，提高性能，降低成本。c p l d 除了逻辑资源、布线机构、 乘积项分配机构、宏单元设置等特性外，其时延特性，包括信号传导时延、信号 建立时延、时钟一输出时延以及寄存器一寄存器时延是能够预测的。也就是说， 在丌始设计之前，就可以估计设计的性能。这是c p l d 比f p g a 的优越之处。 此外，还有一部分c p ld 具有一些专门性能，如在系统可编程( i s p ) 或在系统 可重复编程( i s r ) ，5 v 3 5 v 工作模式等。比如，a l t e r a 公司生产的m a x 9 0 0 0 、 m a x 7 0 0 0 s 系列器件就可以在系统可重复编程。只需将器件焊接于p c b 板上， 用一根编程电缆即可完成编程工作，不需另外的编程器。 2 现场可编程门阵列f p g a f p g a 由一系列逻辑单元的阵列构成，这些阵列单元通过可编程连线阵列， 可实现逻辑单元之间的互连池可实现可编程i 0 单元的互连。f p g a 的逻辑 单元从功能上丽言，比c p l d 的组合乘积项及宏单元要简单得多，但它却可由 各逻辑单元的级连组合来创建很大的函数功能。f p g a 有s r a m ( 静态随机存贮 器) 型和反熔丝型。s r a m 型内部逻辑功能和连线由芯片内s r a m 所存储的 数据决定，掉电后，存储的数据将丢失。因此，基于s r a m 的f p g a 必须在每 次系统加电时，通过存储在芯片外部的串行p r o m 或系统控制器提供的数据对 s r a m 进行编程。如a l t e r a 公司的f l e x 8 0 0 0 、x i l i n x 公司的x c 4 0 0 0 等属这一 类。 反熔丝型f p g a 为一次性可编程，其可编程链路的电阻较小，传导删延也 相列较小。由于反熔丝元胞可以很密集地排稚撤采用这种技术的f p g a 具有 很灵活的布线结构。如a c t e l 公司的a c t 2 ，a c t 3 等系列器件属这一类。 与c p l d 相比，f p g a 采用较少的逻辑单元，提高了其使用效率，较小的 函数应用不会浪费逻辑单元的资源，而较大的逻辑函数可采用多个逻辑单元来 组合构成。 由于传输信号每经过一个逻辑单元就会增加一次延时，所以f p g a 的信号 传导时延一般与逻辑单元级连的个数及所选择的信号通路有关。在f p g a 设计 实现中，时延是难以预测的，好在f p g a 的布局布线工具通常都带有静态时延 分析器，用来计算信号建立时间、时钟一输出时延、最大工作频率等。借助于 这些静态分析器可获得信号在各个环节的传导时延。 第二节硬件描述语占v e r i l o g h d l 随着电子系统向集成化、大规模和高速度等方向发展以及电子设计自动化 ( e l e c t r o n i cd e s i g na u - t o m a t i o n ，e d a ) 软件工具的大量出现，以硬件描述语 言和逻辑综合为基础的自顶向下( t o p - d o w n ) 的电路设计方法正在数字系统 设计领域得到广泛应用。 v e r i l o g h d l 是工业和学术界的硬件设计者所使用的两种主要的硬件描述 语言之一，另一种是v h d l ，现在这两种都已成为i e e e 标准。与v h d l 相比， v e r i l o g h d l 代码简练，平均来说，实现同样的功能，v e r i l o g - h d l 的代码量是 v h d l 的1 3 。而且它编码简单，初学者很容易掌握并熟练设计各种数字电路。 所以，本文中使用v e r i l o g h d l 束丌发f p g a ，完成了跳频发射系统中基带与 调制的片上系统的设计。 下面简单介绍下使溺v e r i l o g h d li 行数字系统设计豹一般方法。 1 v e r i l o g h d l 设计数字电路的特点： 以v e r i l o g 。h d l 乍为数字电路设计的语言通常采用照璎向下的设计方法。 如祭把一个能完成一定逻车罄功能的数字电路称为个系统，那么采用 v e r i l o g - h d l 设计电路时总是从系统的顶屡丌始，把系统划分为几个撼本单元， 然焉爵把每个基本单元划分为几个下一屡次媳基本单元，一直这样划分一f 去， 壹到可以用电子设计自动讫元件库中的元件来实现为止。这种设计方式在功能 划分，任务分配及设计管理上肖很大优势。通常把用v e r i l o g h d l 描述的电路 豫为渡电路兹v e r i l o g h d l 骥溅。一个电鼹的完整的v e r i l o g ，h d l 模型是由若 干个模块构成。繇个模块又w 以由若干个子模块构成。 v e r i l o g h d l 语言主要有以下特点： ( 1 )可支持过程蛙趱述和结构性捶述。 ( 2 ) 支持在不阎的抽象级剐上描述集成电路，并支持混合模式的描述，即描 述的集成电路可以包古不同的抽象艨次，行为层次和结构层次。 ( 3 ) 糍够描述模块豹并行行为以及捶述鸯避状态瓿( 鹅m ) 。 ( 4 ) 所使用的数据类型主要裔整数型，参数型，寄存嚣型和线型等。 2 使用v e r i l o g - h d l 开发f p g a 的流程 v e r i l o g h d l 戆语法特点使褥设诗人受霹班采臻爨颈淘下款设诗方法， 通过构造模块间的清晰结构来描述极其复杂的大型系统的设计，从系统描述到 生成供可编程逻辑器件用的电路制造工艺，制造文件或粥流文件，一个完整的 f p g a 设诗遵獯下嚣懿设诗滚疆： m 儿 v 1 。2 h d l 蠛蠡l 描述 | | r 甄。谢1 u r ，c “” 土 j ki i i 鼯器箍冻蚩；j ；鼍”“f 莲2 1 v e r i l o g h d l 芯片舞发菠驻翻 第三章宽间隔跳频发射系统的方案比较 为实现快速宽问隔跳频发射系统，我先后采用了两套方案，一种是传统的设 计方案，一种是基于码变型调制技术及片上系统设计( s o c ) 技术的新型方案。 下面对这两种发射系统作一介绍。 第一节方案一的设计与实现 方案一一的原理图如下： 熊一匹卜困一匦卜炉 匪嚷 一f 图3 1 发射系统原理图 可见，整个硬件系统分为基带子系统、中频子系统和射频子系统。 一方面，信息序列经过信道纠错编码，交织之后与本地中频载波进行f s k 调制。另一方面，伪随机码发生器产生的r s 码经过m c s 一5 1 控制系统调整为宽 间隔的跳频序列族，用这个宽间隔的伪随机码控制频率合成器，使频率合成器的 输出频率按伪码的跳变图案跳变。这个跳变的载波信号与中频信号混频，通过带 通滤波器，功放之后馈入天线发射出去。 1 跳频器的设计 跳频器由三部分构成：r s 码发生器，宽间隔跳频控制电路，频率合成器。 现分述如下： r s 码发生器 8 位r s 码发生器的原理图如下： 6 睾百 璺 l ) 。 唧日5 = 门 l 崩：f 三铲 兰b 一 1 。 、毒 + r s 码理图 生器由8 位移位d 触发器和反馈逻辑构成，该电路的主要功能是： 接收隔跳频控制模块所提供的时钟，并向控制模块提供8位rs码作为地址 码。其能从无效状态自动进入有效状态，系统还应该具有自启动功能。 l t e r a 公司的“m a x 7 0 6 4 s ”c p l d 芯片与m c s - - 5 1 最小系统相配合。 每隔时间从msc一51的p3o输出一个高脉冲，rs码发生器就翻转一次，并 输出并行的rs码。 宽间频控制电路 机码( r s 码) 的跳频序列不一定是宽间隔的，为了提高通信质量， 抗除干扰，当相邻的rs码没有达到宽间隔要求时，就要进行调整，构造宽 间隔序列。本设计是采用对偶频带法构造宽间隔跳频序列，具体请参 考文2。 5 1 的p l 口读入的8 位r s 码作为地址码，与上一次作比较，如果间隔 大于d，则从表一中按当前地址读出预置数并从po，p2口输出。若小于常数 d ，表二中按当前地址读出预置数并从p 0 ，p 2 输出。 这要注意：上面分别选表一和表二所消耗的指令数不同，因而执行的时问也 就不同。这就引起了跳频图案时间间隔不均匀。但为了系统同步的需要，尽可能 保证每两跳之问的时间相等，采用了定时器来解决这一问题。 本设计中r s 码一个周期内有28 1 个码字，由于采用对偶频带法，故要对 两个表格中的2 ( 28 一1 ) 个单元进行选址，而每个单元存放着m c l 45 152 所 需的16 位预置数，所以这两个表格共需占用m c s - 5 1 内存的2 x2 ( 28 一1 ) 个字节。现用d p t r 的低1 0 位地址作为地址指针，其中第十位选择频段，第一位 选择预置数的高低字节。 频率合成器部分详见第二种方案。 2 中频调制技术 本方案采用f s k 调制。它具有恒包络特性并能支持非相干解调。 方案一的基带部分，中频部分及跳频器虽便于分模块实现，但是有几点不足： 1 由于r s 码发生器的工作时钟由m c s 一5 1 提供，速度不能很高，这就对跳 频器的跳变速率造成了瓶颈，制约了整个系统的跳频速度。 2 硬件复杂，中频f s k 调制器，混频器，带通滤波器等既增加了成本，又 带来了干扰。而且由于f s k 调制后的频率相对跳频载波很小，这对带通滤波器要 求太高。 3 基带部分与跳频码发生器，宽间隔控制电路同为高速数字电路却分开设 计，虽然便于测试，但增加了电路体积，集成度不高。 正是由于该方案的这些不足，所以我重新设计出了一种新型的快速宽间隔跳 频发射系统。 第二节码变型调制及片上系统设计 本方案的设计主要是基于码变型调制和片上集成系统设计( s o c ) 技术 1 码变型调制技术 码变型调制是直接用伪随机码对信息码进行调制，产生新的跳频序列，用此 序列控制频率合成器输出随机跳变的单频信号。此时这些随机跳变的单频信号就 包含了信息码的内容。 图3 3 给出了在跳频发射系统中码变型调制器控制频率合成器来产生跳频 信号翰原理图。 信息鼗裤 图3 3 妈变型调制器 这个简单蹒频调割器由三部分组成：伪码发生器；码变型器；受控频 率合成器。图中，由码变型器输出的跳频指令( 嵌有信息的) 控制频率合成器输 出系统赝要求豹个频率( 如燃2 2 4 ) ，则信息比特数为 n = l 0 9 2 n 如果伪码发生器能输出种不同的非零状态，则 n = l 0 9 2 f 附1 ) 式中：门为伪码发生器并行输出线的数目： 为跳频数强。 伪鹞发生嚣本身由月缀缀成，其中每一缀都馈送一条输出线，每条输窭线与 输入的数字信息共同送到一个模2 加法器，再用其输出盛控制频率合成器。 强3 。4 是3 级鹅羁发生黪缀戚戆码变越爨，它能供绘2 3 个蹒频攒令码去控 制频率合成器。 基嚣篆 蹦 飞 毳黼 9 图3 4 码变型调制原理图 上图中码变型器的作用是：每当输入数字信息是“1 ”时，码变型器输出就 是伪码发生器输出的补码；而当信息为0 时，码变型器就输出伪码发生器的 原码。于是对应数据“l ”发一个频率控制指令，则频率合成器有一个相应的频 率输出；而数据码为0 发一个频率控制指令，则输出另一个频率，例如： 若假设 翻，馥，酿，) = 1 0 1 ) 当信息码为“1 ”时，码变型器输出为 q - ，qz ，q 。，) = 0 1 0 当信息码为“0 ”时，码变型器输出为 q ，q “q ，) = 1 0 1 ) 然后以此数据变型器产生的3 比特频率指令码组 9 ，q ：，q 。， 去控制频率 合成器。 当伪随机序列选用一次重合非重复r s 码序列族时，具体分析如下： 假设三级r s 伪随机码发生器的某一码组的一个周期内的码字是： 0 0 10 1 11 1 1 1 1 0i 0 10 1 01 0 0 十进制表示： 137652 4 这是非重复序列，即一个周期内任意码字只出现次，周期为2 ，一1 。 假设信息序列为1 0 1 0 0 0 1 ，那么如图所示，码变型之后的频率指令码组 q - ，q ：，q 。) 1 1 0 0 1 10 0 01 1 01 0 l0 1 00 1 1 十进制表示： 630652 3 显然，在r s 伪随机码的一个周期内，频率指令码组内的任意码字出现的次 数不超过两次。 跳频信号的解跳 f h 接收机应对发射信号作相应的反变换。首先，将每个接收到的频率变换 到窄带滤波器的通带内，完成解跳功能。再将已解跳的信号送到基带解调器，即 可恢复发射端的原始信息流。f h 接收机的性能取决于解跳乘法器及其后的带通 滤波器能否从接收信号中提取有用信号的能力。 由于发射端采用码变型调制技术，所以接收端的解跳与解调就和传统方案 ( 如方案1 ) 有较大的区别。在二进制的f h 发射机里，当信息数据位是l 时发 射某个频率表示“传号“，而当信息数据位是。发射另一个频率表示“空号”， 而这两个频率有固定的关系。( r s 码的原码或反码) 对于每一个信息比特，一定 是使用这两个频率中的一个，接收机应能判断两个频率中哪一个是有用的信号。 因此，接收机必须能够同时观测两个交替信道，或者先对一个取样，然后紧接着 列另一个取样。 图3 5 是一个双通道“传号空号”跳频接收机的原理方框图( 图中省略了 跳频同步控制部分) 。 图3 5 码变型调制接收端双通道模型 可以看到，本接收机由上下两个通道构成，通道0 表示空号，通道1 表示 传号。每一通道都由伪随机码发生器，频率台成器，混频器，带通滤波器，需要 注意的是：传号频率合成器受传号合成器的控制，随机跳变的输出本地载频。而 传号合成器是由与发射端完全相同的r s 伪随机码与逻辑l ( 高电平) 相异或构 成。同样，空号合成器的输出是由与发射端完全相同的r s 伪随机码与逻辑0 ( 低 电平) 相异或产生的。还要注意的是本地载频要比接收到的载频高一个中频f m 。 这只需对m c l 4 5 1 5 2 的预置数稍作改变即可。r s 码发生器与发射端完全一样。 接收到的f h 信号分别和与发射端跳频指令相同且同步的本地“传号”或“空 号”跳频频率合成器的输出相乘，得到s ( 传号) 和s ( 空号) 的中频包络，经带通 滤波器滤波和包络检测器检波后，送入“0 1 ”判断器判决，即得到发射端送来 的原始信息流。 注意到传号和空号的射频脉冲包络是互补的，这样就可以不是用双通道接收 机，而仅用一个单通道接收机即能完成上述功能。请参考文献 3 。 码变型调制技术的改进 前述基本的码变型调制存在下述不足： r s 伪随机码与码变型之后的频率指令码之间存在着原码或补码固定的对应 关系。例如，r s 伪随机码是1 0 1 时，传号的频率指令是0 1 0 金2 ，在2 号频率上 发射，而空号的频率指令1 0 1 垒5 ，在5 号频率上发射，这是种互补频率。如 果用厶表示传号，工表示空号，敌方只要发现这两种频率互补的固定关系，我台 就极易受到干扰。为了防止敌方轻易的解调出这种跳频图案，可用信息序列对多 组伪随机码周期性选通，这种方式可使在某一时刻的发射频率难以估计。图3 6 给出了对两组r s 伪随机码选通的改进型码变型调制( 只表示了三条馈送线) 。 其中q l ，q 2 ，q 3 分别是r s 码发生器1 的三个输出端，q l ，q 2 ，q 3 ，是r s 码发生 器2 的输出端。信息码是串行输入的二进制比特流，在r s 码发生器2 输入端倒 相，这样就可以每一位信息码选通1 号r s 码发生器或2 号r s 码发生器。例如 当信息位是1 时，2 号r s 码发生器截止，1 号r s 码发生器导通，这样输出端异 或之后的频率控制码9 l ，q 2 ，q3 = q 1 ，q 2 ，q 3 。当信息位是0 时，l 号r s 码发 生器截止，2 号r s 码发生器导通，这样输出端异或之后的频率控制码q l ，q2 ，q3 = q 1 ，q 2 ，q 3 图3 6 使用双伪码的改进型码变型调制 可见，这样构造的码变型调制器在某一时刻可能输出的频率控制码不再具有 简单的互补性了，频率控制码相当于在两个r s 码组中挑选对应两个码字中的一 个输出。而且这两个对应码字无明显规律可寻。所以这两个码字对应的两个发射 频率d 王无相关性。因此，敌方干扰机即使侦察到一个频率，也难判断出对应的另 一个频率是多少，难以对我方接收机造成干扰。 这种用信息码选通两组伪随机码的码变型调制方法接收端也易于实现， 与 图3 5 相比只需增加一个r s 伪随机码2 对应的频率合成器2 即可。 如果要进一步提高抗侦破能力及抗干扰性能，可以再使用更复杂的码变型技 术。例如周期性的选通多组伪随机码，例如使用5 个r s 码伪随机码组，每隔n 个周期，选择两个码组。但是这样虽然提高了系统抗瞄准式干扰的能力，但是增 加了接收端的复杂度，往往接收端需要对多个通道检测和解跳，解调，并且采用 较为复杂的算法和快速数字信息处理芯片( 如d s p ) 才可以实现。所以在实际跳 频通信设计中，需要对发射端码调制的复杂度跟接收机的解跳，解调能力之间作 一折衷。 2 片上系统设计( s o c ) 片上系统设计是指用一个芯片来实现一套功能完整的系统的设计方法。在以 前，由于集成工艺以及e d a 设计软件的限制，s o c 还只是一个概念，但在今天已 经变为现实。 系统芯片可以采用全定制的方式来实现，把设计的网表文件提交给半导体厂 家流片就可得到，但采用这种方式风险高，费用大，周期长。另外一种方式就是 采用可编程逻辑器件来实现。几十年来，p l d 器件有了长足的发展，以a l t e r a 的c p l d 和x 订i n x 的f p g a 为代表的p l d 器件不断推陈出新。至今f p g h 已从最初 的1 0 0 0 多个可用门，发展到现在的百万门以上，工艺尺寸达到0 1 5 um 的深亚 微米级，金属布线层数达到了6 层以上。a l t e r a 也先后推出m a x 7 0 0 0 、m a x 9 0 0 0 、 f l e x i o k 、a c e x l k 和a p e x 2 0 k 2 0 k e 等器件系列，其集成度不断提高，尤其是 a p e x 2 0 k e 器件，可用门数达到了百万门以上，如e p 2 0 k 1 5 0 0 e 的最大可用门数就 是2 5 0 万。而且在该系列器件中，除集成块既可以构成r a m 、r o m 、f i f o ( 先进先 出存储器) 或者c a m ( 内容寻址存贮器) 等存储器，还有可用乘积项以实现一般 的逻辑功能，使用方便，功能更强。 c p l d 和f p g a 的集成度越来越高，速度也越来越快，设计者可以在其上通过 编程完成自己的设计。今天，已不仅能用他们实现一般的逻辑功能，还可以把微 处理器、d s p 、存储器和标准接口等功能部件全部集成在其中，真正实现s y s t e m o nac h i p 。 微电子制造工艺的进步，为s o c 的实现提供了硬件基础，而e d a 软件技术的 提高，则为s o c 创造了必要的平台，目前，e d a 的新工具、新标准和新方法j 萨在 向着高层化发展。过去已将设计从晶体管级提高到了逻辑门级，后来，又提高到 了寄存器级，现在则越来越多的在系统级完成。从图3 7 可以看出，e d a 支持的 设计，其复杂程度和设计效率都在不断提高。 7 迂基圃 一“丽孑压画舔丽司 喜 图3 7e d a 工县的向高层化发展 在本没诗中采麓a l t e r a 公镯蕊1 0 万门f p g a a c e x i k 终为系统芯片，使 用m a x + p l u s i i 作为e d a 开发工具来实现基带与调制的片上系统。 第三节宽间隔跳频发射系统方案 下谣介绍使用s o c 设计方法在一片f p g a 上安现基带，祸变型调制和宽间隔 技术鹈黪频发射系统设司。方案。潦瑾霞如下； 阿k 乒 _ l 一 i 圈 固困 l 悯一 i 图3 8 发射系统原理圈 整个发射系统由基带部分和射频部分构成，基带部分既完成信源的并串转 v 第四章宽间隔跳频发射系统基带电路的设计 第一一节基带系统电路的设计原则 基一描一系统的电路设计是使用v e r i l o g h d l 硬件描述语言刑a l t e r a 公司的 a c e xi k 芯片进行开发，所有基带电路都集成在一片f p g a 中。系统芯片外预 留了用户地址i o 口( 8 位) ，支持多用户同步或异步组网。 本方案中，基带系统由7 个电路子系统组成，电路较为复杂，设计过程中 为使各个电路子系统之间易于配合，容易调试， 并尽可能的保证整个系统的稳 定性。遵循了以下几点原则：时钟同步设计、端口一致化及系统的参数化配置等。 1 时钟同步设计 采用系统时钟同步设计，所有子电路共用同一时钟，在时钟使能信号有效时 ( 本设计取，l y l 沿) 同时工作。采用时钟同步设计的优点请参考文献 4 。 2 端口一致性 所谓端口一致就是指在本系统中各个电路除专用端口外，还具有一些通用的 端口，包括复位端( r s t n ) ，时钟( c l o c k ) ，输出有效端( o u t v a l i d ) 等。 并且约定r s t n 低电平有效，c l o c k 上升沿有效，o u t v a l i d 高电平有效。端 - 7 统一使各个电路之间的衔接省去了很多麻烦。 3 参数化设置及接口兼容性 本系统中一些参数根据用户的要求可以随时修改，如跳频的最小间隔d ，信 源缓存的大小等。此外，当工作于多用户组网时，为做到对每一用户的兼容性， 预设了本系统与外部其它系统的的接口。 此外，考虑到基带系统可能会受到频率合成器的干扰，所以在电路中对r s 码发生器加了抗干扰的措施，防止误入死循环。 j - 于以上原则，丛骺系统的i u 路原理图如下： 信源读墩电路 并串转换电路卷积编码电路交织电路 功熊：卜 功能：功熊：功能： 褥繇读 卜 游劳行 ( 2 ， ，3 )熏1 6 x 8 麴 卜 取内部 卜 输入的8的卷积码矩阵避行 卜 r o m 存 位信息进行纠错 行列交织， 卜 储的8 个 码转换( 交织矩 字节约为枣薯亍 蓐鸯己捺 信源。建的) 输出：输出：输出： 输出： 8 僚共褥审行2 位劳行8 位并行 输密 缓存及并串转换f邑路宽间隔跳频控制fi 路 功能： 卜 用对偶频带法 卜 1 遘嚣宽蠲疆谖 | 卜 整，能提供5 1 2 卜 卜 l l 个频率控鬣字 卜 c功能： 【 【 将交织后的信 、 【 ，。 王 ， 【 寒蔼缓存农一 一 l j l jl jlj 【 t【 个8x 1 6 的 r r a m 中，且变 jl k j l j 为串行 每个频率控制 字为1 6 经 卜 输出：输出； 卜 串行1 6 位并行 r s 码产生电路 功能： 产生互不相网 懿2 5 6 缝r s 弱， 繇组码的周期 越2 5 5 ，每个鸫 字长8 位。 输出： 8 位并行输出 隧4 ，1 基带系统电路原理圈 本基带系统主要包括以下电路： 1 信息码处理电路 该电路由5 个子电路组成： ( 1 ) 信源读取电路 ( 2 ) 并串转换电路 ( 3 ) 卷积编码电路 ( 4 ) 交织电路 ( 5 ) 缓存及并串转换电路 2 r s 码生成电路 3 宽间隔跳频控制电路 其中，缓存及并串转换电路用到了a c e x l k 器件内部e a b 的双端口r a m 大小为8 b i t s 1 6 深度；信源读取电路用到了一个信源r o m ，大小为8 b i t s 8 深 度：宽间隔跳频控制电路用到两个预置数r o m ，“h o p f r qr o m 0 ”和 “h o p f r q r o m i ”，大小均为1 6 b i t s 2 5 6 深度。 下面对各电路的设计方法作简单介绍，具体设计方法及v e r i l o g h d l 代码 请参考附件1 。 第二节信息码处理电路的设计 设经过信源编码之后的信息码缓存在8 8 位的r o m 中，本电路从r o m 中 读取8 b i t s 宽并行数据，经过并串转换，变为串行信息序列，这个串行的信息序 列用( 2 ，1 ，3 ) 的卷积纠错编码来纠正随机错误，经过纠错后的信息比特流进 行了1 6 8 的矩阵交织。 信源读取及并串转换电路 信源读取电路每1 6 个时钟周期从r o m 中读取一个字节，8 位并行输出。 并串转换电路将这个字节每个时钟周期读取一位，串行输出。那么在1 6 个 时钟周期内会对这个字节重复读取一次，故设输出有效指示信号o u tv a l i d ，当其 为商电平，表示输出的数据有效，反之则无效。 卷积编码电路 1 卷积码原理图 移动通信的环境极其恶劣，多路径效应造成的快衰落和地形、阴影效应造成 的慢衰落使通信的可靠性大大降低，误码率提高，严重影响了移动信道的质量和 有效信道容量。为了改善通信质量，本系统使用卷积码来进行前向信道纠错。 采用的( 2 ，1 ，3 ) 卷积码的原理图如下： 高位e 2 图4 2 卷积码原理图 2 卷积码的网格图表示 图4 3 中，输入比特为0 时用实线表示，输入比特为1 时用虚线表示，自上 而下四个节点分别表示a ，b ，c ，d 四种状态。( 其中a = 00 ，b = 01 ，c = 10 d = 】l1 。 0 0 q u 0 u 0 0 0 1 1 0 l 1 图4 3 ( 2 ，1 ，3 ) 卷积码网格图 可知( 2 ，l ，3 ) 卷积码的最小距如，。= 3 ，自由距碣协= 5 。 灶编码效率为l 2 的具有最大自由距的最好码。适合于维特比算法的泽码。 卷积码的树图，状态图及解析表示请参考文献 5 。 行列交织电路 每一种纠错码都只具备有限的纠错能力。当连续误码个数超过它的纠错能 力之后，接收端的纠错译码便不能有效的降低信道误码率，甚至还会造成某种程 度的恶化。为了克服信道中出现突发性差错，一种方法是使用交织编码技术， 将连续误码分散成非连续误码，增大纠错码的约束长度。数字通信系统采用纠错 编码和交织编码，就具有了既能纠f 随机差错，又能克服突发性差错的功能，本 设计也同样应用了交织编码器。 交织编码根据交织图案形式的不同，可分为线性交织、卷积交织和伪随机交 髟 消参考文献【6 】。其一 1 线性交织编码是一利比较常见的形式，因此水砹采 用了这种交织器。 根据a l t e r a 公司a c e x l k 系列器件的内部结构特点，可以采用两种方法设 计交织编码器。一种是利用a c e x l k 器件的逻辑单元，用移位寄存器完成交织， 另一1 种方法是利用e a b 资源，用存储器实现交织编码。为节省e a b 资源，本设 计用移位寄存器搭建了一个寄存器阵列，将卷积编码电路送来的2 b i t s 数据，按 行写入交织r a m 中，每行1 6 b i t s ，共8 行，当8 行数据全部写完后再按列读出， 共1 6 列，每列8 b i t s ，然后将这8 b i t s 数据送给后续的并串转换电路。 需要指出的是，m 和n 是设计交织编码的重要参数，必须根掘信道中突发误 码的氏度、出现的频率以及纠错码的约束长度、纠错能力适当选择。假设选用的 纠错码具有纠ft 个随机差错的能力，则在发生突发差错的情况下，允许突发性 差错的最大长度b = m t 。显然，在r l 不小于纠错码译码长度的条件下，增大m 可 以提高系统克服突发差错的能力。所以，m 、n 选的越大，信道编码的约束长度 越大，从而对付信道中长突发差错的能力也就越强。 如果采用按位交织，要实现连续数据流的交织，交织编码器需要2 m n 比特的存储空间。相应的在发、收端对信号进行交织编、译码处理时，分别会引 入m 1 7 个码元的延时。从另一个角度讲，m 、n 选的越大，就需要越大的存储空 恻，同时会引入更长的延时，所以应根据数字通信系统的实际情况选择合适的m 和n 值。 缓存及并串转换电路 本电路每个时钟读取交织矩阵的一列( 8 位) ，缓存在8 b i t s 宽度1 6 单元深 度的双端口r a mq 1 的某行。r a m 存满后按位输出，并与8 位r s 码异或，所得 地址码送给宽间隔调整电路来选通预置数表格，从而为频率合成器提供分频比。 第三节r s 伪随机码发生电路的设计 1 r s 伪随机码的构造 在信息编码中，r s ( r e e d s o m o l o n ) 码是一种纠错码，是b c i i 循环码的一 个重要子类，它的性能优良。具体介绍请参考文献 7 但是，在本系统中，我们采用r s 码的主要原因是利用r s 码的伪随机性， 以达到生成最佳跳频序列族的效果。所以，此处采用r s 码是与所要传输的信息 无关的伪随机码，即不用考虑在码中，信息位占多少位，纠错位占多少位等内容， 是从跳频图案控制的角度来讨论r s 码的选择。“一次重合的非重复跳频序列族” 的构造方法有六种，见参考文献 8 。在本设计中采用构造4 ，用m 序列来构造 r s 跳频码。构造定理如下： 基于有限域g f ( p “) ，提供p “个一次重合序列，序列长度为l - p ”- 1 的r s 伪随 机码的具体构造步骤如下； ( 1 ) 选择一个素数p ； ( 2 ) o f ( p ) j 二选择一个n 次本原多项式，& j ： ( 3 )以厂c x ) 为连接多项式的m 序列发生器产生非零状态序列 g 。 口l ，甜2 ，岱。) ( 4 ) 在g 的各项加上一个固定状态a ，就可得到一个非重复跳频序列， 序列为 s 产s 棚户a j + 。0 = o 1 。矿一l 、 式中，加法按逐步位模p 运算 口，= ( ”。v ，一，) g f ( p “) 按此定理，在本设计中，取p = 2 ，n = 8 ， m 序列的生成多项式为： f ) = p 手0 + 0 + # l 构造原理如图所示： r s c o b e 7r s c o d e 6r s c o d e 5 fff 挑也h 9u s q ou s 吖钿0 u s r s c o d e 4 0 r s c o d e f r s - 船熊乱，j ：_ 一c o d e l r s c o d e 0 ” fff u s 盯四u s 衄u s 衄u s 四 图4 4r s 构造图 可见，构造出的r s 伪随机序列族内有2 8 = 2 5 6 个码组，每一码组氏2 8 1 = 2 5 5 ，序列的汉明白相关旁瓣为0 ，任意两个码组在任意时延下的汉明相关 不大于l 。所以，按照这个方法构造的r s 一次重合非重复序列达到了理论限， 是一种最佳的一次近似正交码，适用于同步或异步组网。 第四节码变型调制 本设计的调制方案采用码变型技术，原理图如下： 觉 问 囊 控 冀 匹i 预置数第1 5 位 圈 图4 5 码变型调制 + _ 吩 a 于本设计中伪随机码是一茯重台非重复r s 码，即任一码组在一个周期内 每个码字只出现一次( 不重复) 。且码组之间在任意时延下码字重合不多于一次。 由于数据是0 或l ，也就是对码组中的r s 码字( 8 位并行) 进行原码或反码的 变换，一个用户使用一个码组，所以每个用户在一个r s 码周期内( 2 5 5 个码字) 发射频率最多只重复一次。在多用户同步组网时，不同用户之间跳频图案不重复， 即不会发生用户之间的频率碰撞。多用户异步组网时，跳频图案不会出现连续两 次以上重合。 第五节宽间隔跳频控制电路的设计 1 宽刚隔序列的设计 跳频通信是一种躲避式抗干扰技术。电台在某一频隙上停留时间过长，则 很容易受到干扰和被敌方侦听。对于短波s f h m f s k 慢跳频系统而言，这一点 尤其突出。因此需要寻求一种宽间隔跳频序列，这样不仅有利于抗窄带干扰和宽 带阻抗，而且有利于对抗跟踪干扰和多径衰落。但是，跳频序列间隔不一定符合 宽间隔的要求。所以当r s 码没有达到宽频要求时，就要进行调整，构造宽间隔 跳频序列。本设计采用对偶频带法来完成宽间隔跳频。 电路内部有两个1 6 b i t s 2 5 6 深度的r o m l 和r o m 2 。每个r o m 中存储着 m c l 4 5 1 5 2 所需的1 6 位预置数，每个预置数对应一个频率。输入的经过信息码 与r s 码调制后的8 b i t s 数据作为地址码a d d r e s s ，对r o m l 和r o m 2 进行查表 操作，若当前地址码与上次地址码间隔大于一常数( 代码中用p a r a m e t e r 参数指 定) ，则对当前r o m 中的相应地址进行读操作。若间隔小于此常数，则对另一 r o m 的相应地址进行读操作。每次读操作输出1 6 位的预置数。 这时要注意由于f p g a 是实际电路，输入的地址码是同时送给两个r o m