（微电子学与固体电子学专业论文）gps基带芯片的可测性设计和后端设计.pdf

摘要 兰文题r 竺篓竺删鼢嶝嬲一 学科：微电子学与固体电子学 _ i 一! 。! ! ! 一一 作者姓名：郑晓亮 签名：益壁盏 指导教师：余宁梅教授签名： 答辩日期： 摘要 伴随着现代大规模集成电路制造工艺的快速发展，芯片的测试和后端设计质量已经成 为制约芯片良率和设计成本的主要因素。设计工程师既要面对芯片制造过程中可能产生的 物理缺陷，又要面对后端设计过程中不确定因素，给芯片的测试和设计带来了挑战。可测 性设计( d e s i g nf o rt e s t a b i l i t y ，d f t ) 作为检验芯片是否合格的有效手段已在现今芯 片设计中扮演着不可或缺的角色。 g p s 基带芯片中采用内建自测试技术和扫描技术分别对系统中r a m 和一般逻辑进行测 试。通过整合内建自测试逻辑，实现r a m 逻辑的内建扫描测试；通过采用提高故障覆盖率 的策略，如端口复用、旁路逻辑、门控可测试设计、r a m 阴影逻辑测试、异步逻辑测试 等，使整个设计的扫描测试覆盖率达到了9 5 9 4 ，完成了对芯片绝大多数逻辑测试的目 的。 一 g p s 基带芯片的后端设计基于s m i c1 8 0 h ml o g i c 工艺，实现频率8 0 m h z ，1 0 0 万门， 5 0 0 k b 的r a m 的布局规划，电源规划，时钟树综合，布线，可制造性设计等流程；最后对 芯片做功能级的形式验证，静态时序分析，动态时序仿真，版图设计规则检查和版图一致 性检查，保证版图级的时序、逻辑、物理版图的正确，提高一次性流片的成功率。 关键字：可测性设计；后端实现；版图设计；版图验证 t i t l e ：g p sb a s e b a n dc h i pd e s i g nf o r t e s t a b i l i t ya n d b a c k - e n dd e s i g n m a j o r ： m i c r o e l e c t r o n i c sa n ds o l i ds t a t ee l e c t r o n i c s n a m e ：z h e n gx i a o l i a n g s u p e r v i s o r ：p r o f n i n g m e i y u d a t e2 a b s t r a c t s i g n a t u r e ： s i g n a t u r e ： 弼怕 硼卜例 a c c o m p a n v w i t ht h er a p i dd e v e l o p m e n to ft h em o d e m v l s im a n u f a c t u r ep r o c e s s ，d e s i g n e n g i n e e rm u s tt of a c et h ep h y s i c a ld e f e c tt h a tm a y b e c a u s e db ym a n u f a c t u r ep r o c e s s n o w a d a y s ， d f td e s i g nh a sa l r e a d yp l a y e da ni n d i s p e n s a b l er o l ei nt h ei cd e s i g n g p sb a s e b a n dc h i pu s et h eb u i l d i ns e l ft e s ta n ds c a n n i n gl o g i ct o m a k et h ec h i p t e s t a b i l i t y t r o u g ht h ei n t e g r a t i o no fb i s tl o g i c ，t oa c h i e v e t h et e s te f f e c t i v e l y ；t h r o u g hs e v e r a l s t r a t e g yt h a tc a ：ni m p r o v et h ef a u l tc o v e r a g e ，s u c ha s ：p o r tm u l t i p l e x i n g ，b y p a s sl o g i c ，r a m s h a d o wl o g i ct e s t ，a s y n c h r o n o u sl o g i ct e s ta n ds oo n ，s ot h a tt h ef a u l tc o v e r a g eh a s r e a c h e d 9 5 9 4 ，c o m p l e t e dt h ep u r p o s e so ft e s t i n gt h em a j o r i t yo f c h i pl o g i c g p sb a s e b a j l dc h i pb a c k e n dd e s i g ni sb a s e do ns m i c18 0 n ml o g i ct e c h n o l o g y t of i n i s h t h el a v o t i tw h i c hc o n t a i n s1 m i l l i o ng a t e s ，5 0 0 k bo fr a ma n df r e q u e n c yo f8 0m h z ，t h e f o i l o w i n gs t 印s h o u l db ec o n s i d e r e d ：f l o o r p l a n ，p o w e rp l a n ，c l o c kt r e es y n t h e s i s ，r o u t i n g ， d e s i 趼f o rm a n u f a c t u r i n ga n ds oo n f i n a l l y , c h i pv e r i f i c a t i o ns u c h a sf o r m a lv e r i f i c a t i o n ， s t a t i ct i m i n ga n a l y s i s ，d y n a m i ct i m i n gs i m u l a t i o n ，d e s i g nr u l ec h e c ka n dl a y o u tv e r s u s s c h e ：m a t i ci sn e e d e dt oe n s u r et h el o g i c t i m i n g l a y o u tm e e tt h er e q u i r e m e n t i i k e y w o r d s ：d f t ；b a c k - e n dd e s i g n ；l a y o u td e s i g n ；l a y o u t v e r i f i c a t i o n 目录 目录 l 绪论1 1 1 研究背景1 1 。2 课题来源与意义l 1 3 论文架构：2 2 可测试性设计技术3 2 1 常用可测试性的设计方法3 2 2 基于扫描结构的可测试性设计4 2 2 1 电路的故障类型介绍5 2 2 2 扫描结构的测试原理7 2 。2 3a t p g 的原理9 2 2 4 提高测试覆盖率的的方法策略9 2 3 基于b is t 的可测试性设计1 4 2 3 1b i s t 逻辑的测试结构1 5 2 3 存储器b i s t 的测试算法研究1 5 2 3 3b i s t 逻辑的插入策略1 7 2 4 基于边界扫描的可测试性设计1 8 2 - 4 1j t a g 的逻辑结构1 8 2 4 2 边界扫描技术的工作方式2 1 2 5 本章小结2 2 3g p s 基带芯片的可测试性设计2 3 3 1 逻辑综合2 3 3 2 功耗优化2 7 3 2 1 门控时钟的原理2 7 3 2 2 门控时钟的插入2 8 3 2 3 门控时钟的插入过程2 9 3 2 。4 门控后的效果3 0 3 3m b i s t 逻辑插入3 0 3 3 1m b i s t 逻辑设计3 0 3 3 2m b i s t 逻辑仿真验证3 1 3 4 增量综合和扫描链插入3 3 3 5 仿真验证3 4 3 6 本章小结3 5 4g p s 基带芯片的后端物理实现3 6 4 1 布图规划与布局3 6 4 1 1 布图规划的内容和目标3 7 4 1 21 0 接口单元的摆放和供电3 7 4 1 2 电源规划3 8 4 1 3 布局4 1 4 1 4 扫描链重组4 2 4 2 时钟树综合4 3 4 3 布线4 6 4 4 可制造性设计4 7 i i i 西安理工大学硕士学位论文 4 5 本章小结4 8 5g p s 基带芯片的后端验证5 0 5 1 形式验证5 0 5 2 寄生参数提取5 1 5 3 静态时序分析5 2 5 4 动态时序仿真。5 5 5 5 版图合并5 5 5 。6 版图设计规则检查5 6 5 7 版图一致性检查5 7 5 8 本章小结5 9 6 结 仑6 1 致谢6 3 参考文献j 6 5 i v 第一章绪论 1 绪论 1 1 研究背景 伴随着集成电路( i n t e g r a t e dc i r c u i t ) 技术的迅速发展，数字大规模集成电路( v e r y l a r g es c a l ei n t e g r a t e dc i r c u i t ，简称v l s i ) 和专用集成电路( a p p i i c a t i o ns p e c i f i c i n t e g r a t e dc i r c u i t ，简称a s i c ) 的规模不断增加，单芯片所集成的功能日益强大，集 成度也越来越高。芯片设计者在保证芯片设计符合逻辑功能的同时，还需要花大量的时间 和精力在芯片逻辑和芯片电路的测试。芯片能否得到高效、快速的测试直接影响到芯片的 面世时间( t i m et om a r k e t ) 和设计成本( d e s i g nc o s t ) u 1 。 集成电路步入深亚微米工艺，特别是单片的集成规模不断扩大，以及芯片封装技术 和p c b 板集成过程中所面临的挑战越来越尖锐，使集成电路在测试过程中的可测试性能下 降，测试难度增大，测试成本在占整个研发成本上升，甚至超过研发成本。当前设计过程 中遇到的挑战包括：( 1 ) 设计多是基于可复用内核，可复用i p ；( 2 ) 设计规模大，多个 团队合作开发，开发周期难控制；( 3 ) 多设计水平，设计约束复杂；( 4 ) 工艺更新快，要 求设计工艺可复用。这些挑战和竞争就要求设计在开发之初就要考虑到测试，即做可测试 性设计( d e s i g nf o rt e s t a b i l i t y ，简称d f t ) 。可测性设计通过在设计中加入测试逻辑， 有针对性地使用不同的测试方案来对特定逻辑进行测试，从而简化测试向量的生成难度， 缩减测试时间，降低测试成本。 a s i c 设计一般分为前端设计和后端设计两个阶段。前端设计包括算法提出、算法验 证、算法的硬件语言描述、功能仿真验证、代码逻辑综合( l o g i cs y n t h e s i s ) ，从而得到 基于特定工艺的门级网表( n e t l i s t ) 。后端设计则是将前端产生的综合后逻辑网表，利用 e d a 工具，将逻辑网表转化为基于半导体厂商( f o u n d r y ) 的具体工艺库下的物理版图， 并满足时序和面积等约束条件，后端设计包括布局布线、形式验证、静态时序分析、设计 规则检查和版图一致性检查等。 1 2 课题来源与意义 全球定位系统( g l o b a lp o s i t i o n i n gs y s t e m ，简称g p s ) 作为现今最为成熟的卫星 导航与定位系统，因其定位精度高，定位相应快，以及资源的开放性等优点已经广泛应用 于民用定位领域，如汽车、船舶、飞机等目标的定位导航，手机定位等领域，发展速度十 分迅猛。g p s 基带芯片作为g p s 接收系统的核心，其量产芯片的市场和前景也相当可观。 考虑到g p s 基带芯片的电路规模约1 0 0 万门，5 0 0 k br a m 逻辑，工作频率8 0 m h z ，本 文通过对可测性设计的深入研究，完成了g p s 基带芯片的可测性设计，提高了芯片内部各 个电路节点的检测和逻辑检查；并在此基础上实现了后端版图设计，并对芯片的逻辑和版 图进行验证。 西安理工大学硕士学位论文 1 3 论文架构 本论文主要分五部分重点阐述g p s 基带芯片的设计过程： 第一章，绪论，介绍课题的研究背景及论文架构； 第二章，详细介绍了可测试性设计( d f t ) 的关键技术及测试原理； 第三章，详细介绍了本芯片的d f t 设计流程和实现高效测试所采用的方法策略； 第四章，详细介绍了g p s 基带芯片后端设计关键步骤和设计过程； 第五章，详细介绍了g p s 基带芯片的后端验证； 第六章，总结，对论文工作进行了系统的总结和概括。 2 第二章可测性设计技术 2 可测试性设计技术 2 1 常用可测试性的设计方法 集成电路测试可分为三类：功能测试、参数测试和结构测试。 功能测试：就是测试电路在功能上是否符合设计的要求。功能测试就是通过对待测 电路输入管脚施加激励后，观测待测电路的输出管脚响应，并将观测结果与预期结果进 行比对，看两者是否存在异同，如果不同，则说明待测电路存在故障；反之，则待测电 路不存在故障，即通过测试。由于设计功能不同导致功能测试不具有通用性，只能具体 设计具体功能分析。功能测试的测试周期较长，测试代价较高。 参数测试，是指通过对待测电路中特定的参数( 电压、电流、噪声容限、传输延迟、 电容耦合及串扰、最大时钟频率等参数) 进行测试，从而判断待测电路是否存在故障。 参数测试对于一些特殊故障的检测具有测试简单、易于测试等优点乜，。 结构测试方法主要是针对芯片生产过程中可能引入的缺陷和不确定性因素。具有设 计复用的特性，即结构测试并不考虑待测电路的具体功能，它是只针对某一特定的故障 模型，对于不同功能的待测电路可以采取相同的设计方法。由于其设计方法的可复用性， 设计周期短，测试周期短等优点，在大规模集成电路测试阶段占据主导地位。 d f t 主要分为专项的d f t 设计和结构化的d f t 设计两大类。 专项的d f t 设计是按功能基本要求设计系统和电路，采取一些比较简单易行的措施， 使它们的可测性得到提高。其设计技术主要包括：减少冗余电路，少用异步电路，时钟电路 隔离，增加内部可控点和可观测点。虽然这些方法在一定程度上改善了电路的可测性，但 存在以下问题：效果还是十分有限，且对于时序电路其实施起来会比较困难；其最大问题 是必须增加电路的原始输入( 可控点) 和原始输出( 可观测点) ，然而对于芯片或电路板， 其引出脚却总是有限的；不具备系统性和自动化的特点，其具体实施与设计者的经验有关， 因而不便于e d a 实现。 结构化的d f t 设计是指从可测性的观点出发对电路的结构提出一定的设计规则，使 电路的测试容易实现。目前，可测性的结构化设计方法很多，主要有内扫描测试法( s c a n t e s t ) 、内建自测试方法、边界扫描方法和静态电流( i d d q ) 测试方法。其中，内扫描测 试法包括扫描通路法、电平灵敏度扫描法、随机存取扫描法和扫描置入法。这些方法的 基本思想大多是针对时序逻辑提出来的，目的是为了解决存储元件的可测性问题，同时， 通过适当控制，将时序逻辑的测试问题变为组合逻辑处理，从而提高了系统的可测性口1 。 目前主流的测试方法都已经形成统一的标准：内部扫描路径( i n t e r n a ls c a np a t h s ) ， 存储器内建自测试( m b i s t ，m e m o r yb u i l d i ns e l f t e s t ) ，基于扫描的内建自测试( l b i s t ， l o g i cb u il d i ns e l ft e s t ) ，i e e e11 4 9 1 边界扫描标准( i e e es t a n d a r dt e s ta c c e s s 西安理工大学硕士学位论文 p o r ta n db o u n d a r y s c a na r c h i t e c t u r e ) h 3 ，i e e e1 1 4 9 4 数模混合信号测试总线( i e e e s t a n d a r df o ram i x e ds i g n a lt e s tb u s ) 1 ，i e e e11 4 9 5 模块测试与维护总线标准( i e e e s t a n d a r dm o d u l et e s ta n dm a i n t e n n a n c e ( m t m ) b u sp r o t o c 0 1 ) 旧，i e e e5 0 0 1g l o b a l e m b e d d e dp r o c e s s o rd e b u gi n t e r f a c es y s t e m 等。下面主要从扫描技术，内建自测试 d f t 技术，边界扫描d f t 技术三方面对d f t 技术做详细介绍。 2 2 基于扫描结构的可测试性设计 数字系统中时序电路往往比组合电路更加难于测试，而扫描设计的主要目的是要获 得对触发器的控制和观察。扫描设计是一种应用最为广泛的可测性设计技术，测试时能 够获得很高甚至近1 0 0 的故障覆盖率。“扫描”是指将电路中的任一状态移进或移出的 能力，其特点是测试数据的串行化。通过将系统内的一般触发器重新设计成扫描触发器， 如图2 - 1 所示，然后按照一定顺序连接起来形成了一个很长的“移位器”链，如图2 2 所示，使其具有扫描状态输入的功能，可使测试数据从系统一端经由移位寄存器等组成 的数据通路串行移动，并在数据输出端对数据进行分析，以此提高电路内部节点的可控 性和可观察性，达到测试芯片内部的目的。 4 d c l k r e p l a c e db ym u x ds c a n o r i g i n a l c e l l 图2 1 扫描触发器的基本结构 f i g2 1t h eb a s i cs t r u c t u r eo fs c a nd f f 第二章可测性设计技术 图2 - 2 扫描电路的基本结构 f i g2 - 2t h eb a s i cs t r u c t u r eo fs c a nc i r c u i t 2 2 1 电路的故障类型介绍 首先，区分三个容易混淆的表示电路“不正确 的三个名词：缺陷，错误，故障。 缺陷是出现在期间制造或使用阶段。如果同一个缺陷重复出现，则意味着器件的制造过 程或设计需要改进。即缺陷是指实现的硬件与期望的设计之间的非故意差别。由缺陷系 统产生的错误输出信号称为错误。错误是一些缺陷产生的结果。缺陷在抽象的函数级的 表示则称为故障口1 。 数字系统发生故障的原因有两类。一类是由设计原因引起的，包括设计规范有错误 或者含糊不清，设计人员进行了违背规范的设计，低劣的设计可能导致竞争风险或者亚 稳态触发器等。另一类故障是物理原因引起的称为物理故障，其特点是构成系统电路的 物理效应或者元器件的电气参数发生改变。设计产生的故障主要是靠设计人员通过逻辑 正确性验证来消除。测试主要研究的是物理故障，而且是物理故障中的逻辑故障。 由于引起芯片发生故障的原因有多种多样，为了便于分析和判断故障，需要将故障 的特征进行抽象和分类，把在某一层次呈现同样效果的故障归并成一类，并使用同一种 描述方法，这种故障描述方式称为故障模型。集成电路常采用以下的几种故障模型： ( 1 ) 固定型故障( s t u c ka tf a u l t ) 固定型故障模型表现为电路或系统中某一根信号线例如门的输入出线，连接导线等 西安理工大学硕士学位论文 上的信号在系统运行过程中永远固定在某一值上。在数字系统中，如果该线或该点固定 在逻辑高电平上，则称之为固定1 故障( s t u c k a t 一1 ) ，记作s a 一1 ；如果信号固定在逻 辑低电平上，则称之为固定0 故障( s t u c k a t o ) ，记作s a 一0 。 如果一个电路中只存在一个固定型故障，则称之为单固定型故障如果一个电路中有 两个或两个以上的固定型故障。 固定型故障是电路中最常见的故障，电路中大多数的检测出来的故障都可以归纳为 固定型故障。即逻辑门的输入或输出线被固定到高电平或低电平，电路表现形式为互联 线的短路或断路，桥连等形式。下图即为一个a n d 门电路的固定型故障的真值表： s a 0 含到 y y ab g o o d as a 0as a 1 0000 0 01 o 0 1 10 0 0 0 11 l01 图2 3a n d 门电路的固定型故障的真值表 f i g2 - 3t h es t u c k a tf a u l tt r u et a b l eo f a n dg a t e ( 2 ) 转换故障( t r a n s i t i o nf a u l t ) 转换故障分为0 一 l 转换和卜 0 转换。类似于延迟的上升时问和下降时间联系起来。 即使在没有故障的电路中，所有的门都会有延迟，并且每个门的延迟稍有不同。门的延 迟通常比理论值大，当门的延迟达到足够阻止传播转换( 在时钟周期内到达任何输出点) ， 则即使这个转换时通过最短路径传播的，也会构成转换故障。一个门可能发生的转换故 障包括上升太慢( s l o wt or i s e ) 和下降太慢( s l o wt of a l l ) 两种类型。 ( 3 ) 延迟故障( d e l a yf a u lt ) 当某个路径的传播延迟超过规定的最坏延迟时间时，则称为该路径发生了延迟故障。 这一故障模型可以考虑分散的延迟，并且可以覆盖转换故障及门延迟故障。但当电路规 模较大时，要检测电路中的所有路径故障几乎是不可能的。因此改变电路结构以减少电 路中的路径数目是一个很受重视的研究方向。 ( 4 ) i d d q 故障 在正常情况下，c m o s 电路不存在直流通路，所以静态电流值i d d q 应该非常小，当 出现物理缺陷时，i d d q 会变得很高。i d d q 测试可以测量电路中许多状态的电流，当检测 6 第二章可测性设计技术 到某一电流值很高时，则停止，因此i d d q 测试只需将故障激活，而不必在初始输出端观 察故障信息。i d d q 测试的主要优点是它可以覆盖大部分的桥接故障和一些开路故障，测 试生成容易。缺点是电路必须设计为具有较低的i d d q ，测试置入速度慢，并且电流阀值 必须凭经验来确定。 ( 5 ) 桥接故障( b r i d g ef a u l t ) 两条或多条信号线意外地短接在一起便形成桥接故障。两种常见的桥接故障为输入 侨接故障和反馈桥接故障。如果多个输入短接在一起，则称为输入桥接故障。此时电路 虽改变了逻辑功能，但仍为组合电路。如果输出端与多个输入连接在一起，则发生反馈 桥接故障，此时电路可能会由原来的组合电路转变为时序电路。因而，桥接故障不仅可 能改变电路的逻辑值，而且可能改变电路的拓扑结构。 以上几种故障模型中，其中单固定故障模型得到了广泛应用，这是因为它需要处理 的故障总数少，易于测试生成，易于精确分析故障覆盖情况。系统在使用阶段发生单故 障的可能性比发生多故障的可能性大得多。实践表明，只要单故障的覆盖率达到9 0 以 上，则单故障测试集也能检测其它类型的故障，例如多故障和桥接故障h 1 。 2 2 2 扫描结构的测试原理 扫描测试随1 是常用的用于检测制造缺陷的主要措施，这种缺陷又被称为恒定 ( s t u c k a t ) 故障。即恒定为1 故障( s t u c k a t 一1 ) 和恒定为o 故障( s t u c k a t o ) 。恒 定为1 故障就是网表中某逻辑电平被恒定拉高，同理恒定为0 故障就是逻辑电平被恒定 拉低。扫描测试的目的就是用自动向量生成( a t p g ) 工具生成测试向量，然后检测出这 些恒定错误的过程。 图2 4n o n s c a n 电路与s c a r l 电路逻辑关系图 f i g2 - 4t h el o g i cd i a g r a ma b o u tn o n s c a nc i r c u i ta n ds c a nc i r c u i t 7 西安理工大学硕士学位论文 s i 为扫描输入端，s e 为扫描使能端，c l k 为功能时钟( 也是测试时钟端) ，s o 为扫 描输出端，a ，b 为一般信号输入，y 为功能输出端口。 整个扫描过程包括如下五个步骤： ( 1 ) l o a ds c a nc h a i n 专( 2 ) f o r c ep r i m a r yi n p u t s - - ) ( 3 ) m e a s u r ep r i m a r yo u t p u t s 专( 4 ) p u l s ec a p t u r ec l o c k 专( 5 ) u n l o a dv a l u e s f r o ms c a nc e l l s ；以图2 4 的 扫描逻辑为例，整个扫描过程详解如下： 1 ) l o a ds c a nc h a i n ：( 假如测试向量为1 1 0 ) f o r c es et o “1 ” f o r c es i ( s c a nc h a i ni n p u tp i n ) p u l s es h i f tc l o c k r e p e a ts t e p s2a n d3u n t i la 1 1s c a nc e l l sa r el o a d e d 2 ) f o r c ep r i m a r yi n p u t s ： f o r c en o r m a lp r i m a r yi n p u t s ：f o r c ea = i ，b = i ： f o r c es et o “0 ”( e x i t ss h i f tm o d e ) 3 ) m e a s u r ep r i m a r yo u t p u t s ：m e a s u r e “1 ”o ny ； 4 ) p u l s ec a p t u r ec l o c k ： l o a d ss c a nc e l l sw i t hf u n c t i o n a li n p u t st oo b s e r v ec i r c u i ts t a t u s ；( e x p e c t e d v a l u ei s1 1 1 ) 9 | 以上是一组扫描向量的测试过程，一组扫描向量只能定位部分故障，要保证测试高 故障覆盖率，a t p g 过程会生成多组扫描链，重复进行以上测试过程。这样每次将一组向 量测试完都会定位到一些故障，通过将s c a n o u t 出的向量与预期的扫描输出向量对比就 可以精确的定位到具体电路的故障点。 扫描检测技术是指电路中的任一状态移进或移出的能力，其特点使测试数据的串行 化。根据扫描逻辑的比例多少可以将扫描测试技术分为的是全扫描技术和部分扫描技术。 全扫描技术是将电路中的所有触发器用特殊设计的具有扫描功能的触发器代替，使其在 测试时链接成一个或几个移位寄存器，这样，电路分成了可以进行分别测试的纯组合电 路和移位寄存器，电路中的所有状态可以直接从原始输入和输出端得到控制和观察。这 样子的电路将时序电路的测试生成简化成组合电路的测试生成，由于组合电路的测试生 成算法目前已经比较完善，并且在测试自动化生成方面比时序电路的测试生成容易得多， 因此大大降低了测试生成的难度。部分扫描技术就是对部分逻辑执行全扫描的扫描过程。 第二章可测性设计技术 表2 1 扫描策略对比 t a b l e3 1s c a ns t r a t e g yc o m p a r a t i o n 扫描策略全扫描测试( f u l l s c a n ) 部分扫描测试( p a r t i a ls c a n ) 扫描逻辑全部扫描部分扫描 测试覆盖质量高测试覆盖率，高质量需增加测试覆盖时间 a t p g 难度一般困难 测试电路面积消耗大较小 使用频率 经常很少 2 2 3a t p g 的原理 a t p g 是a u t o m a t i ct e s tp a t t e r ng e n e r a t i o n 的缩写，即自动测试图形生成。测 试图形( t e s tp a t t e r n ) 也可以称为测试向量( t e s tv e c t o r s ) ，即是在生产测试过程中产 生的加载在原始输入端口( p r i m a r yi n p u tp i n s ) 用于决定芯片功能是否正确的一组01 序列的组合。可以通过自动测试仪器( a u t o m a t i ct e s te q u i p m e n t ，简称a t e ) ，将测试 向量加载与芯片的测试端1 2 1 ，在测试程序的驱动下将测试输出向量与标准测试向量比较 而判定芯片的故障点及故障单元。 a t p g 的目标就是产生一系列测试向量来使测试能达到较高的测试覆盖率( t e s t c o v e r a g e ) ，测试覆盖率是指可测试的故障数占实际总的故障数的百分比。a t p g 包括两 个主要步骤：( 1 ) 产生测试向量；( 2 ) 执行故障仿真，筛选能够检测出能够检测出电路 故障的测试向量。 故障覆盖率= 检测出来的故障数目总故障数目 故障覆盖率( f a u l tc o v e r a g e ) 的提高受诸多因素影响，如代码编写风格，外围端 口复用，门控时钟的处理，l a t c h 测试处理，设计中d f f 的使用，r a m 的s h a d o wl o g i c 的故障测试，b u sc o n v e n t i o n ，g l a c k b o x 旁路策略等因素的影响。 一般地，a t p g 工具采用随机向量测试生成( r a n d o mp a t t e r nt e s tg e n e r a t i o n ) 来 产生随机测试向量，识别那些能够检测故障的向量。这种随机向量生成过程不能替代特 定向量生成是因为：( 1 ) 其不能识别冗余故障；( 2 ) 产生的向量规模庞大，不具有针对 性，测试效率低。采用随机方法生成的测试向量，每组向量能够识别出的故障数不同， 有些向量识别的故障数较多，有些少。把那些识别故障数目不多，识别故障与其他向量 重复的测试向量叫冗余向量。随机测试生成由于筛选向量的过程是随机的，导致测试向 量的效率较低。但其实特侧向量生成过程的基础。 特定向量生成( d e t e r m i n i s t i ct e s tp a t t e r ng e n e r a t i o n ) 就是有针对性地生成待 测故障所需的测试向量，过程包括：选择测试向量，对向量进行故障仿真，确定向量能 够检测出的故障眵1 。 2 2 4 提高测试覆盖率的的方法策略 扫描结构的测试是种结构性测试。它是通过扫描链来增加内部各个节点的可控制 9 西安理工大学硕士学位论文 和可观察性，因此对电路的时钟、复位端以及扫描链移位的结构有十分严格的限制。为 了充分利用全扫描设计技术的优点，在前期设计阶段比如系统结构级、逻辑级设计应采 取合理的电路结构，以使内部节点通过扫描方式尽可能地具有可控制性和可观察性，从 而使系统达到高的故障覆盖率。一些面向扫描的主要设计优化方法【1 3 】如下： ( 1 ) 避免产生组合电路的反馈 组合反馈环将向电路中引入不可控制的同步内部状态。这就意味着工具不能准确的 估计电路的响应。在使用工具产生测试码之前，这样的电路结构必须被消除，否则将导 致出现不可测现象。这个问题可以通过在时序环中插入一个触发器，存储电路状态，用 时序的方法切断组合反馈环。 ( 2 ) 避免使用锁存器 a s i c 设计应该尽量避免采用l a t c h 作为时序单元，l a t c h 设计潜在的问题，如：如 果使能输入端有g 1 i t c h ，就会导致锁存噪声数据。或者你能够保证数据稳定时间可以包 住使能信号，可你很难保证在使能关闭的瞬间d 输入端没有g l i t c h ，尤其在接收总线数 据的时候。同时，l a t c h 设计还带来s t a ( 静态时序分析) 和d f t 的困难，而采用触发器 的设计，通过s e t u p h o l d 时间的检查报出这些问题。因此，尽管l a t c h 设计有面积、低 功耗等方面的优势，由于这些潜在的风险使得设计变得不可控，因此不推荐使用。如果 不可避免要使用l a t c h ，那么在d f t 时需要对其进行旁路或使其透明，避免l a t c h 相关 逻辑的不可测。 如下图：通过t e s tm o d e 控制d - l a t c h ： f u n c t i o n m o d e ：t e s t m o d e = 0 ，l a t c h 功能正常； t e s t m o d e ：t e s t m o d e = 1 ，l a t c h 始终保持通路( 透明) 。 n in t c h 图2 - 5l a t c h 的测试模式选通示意图 f i g2 - 5s e l e c tt og e tt h r o u g ht h el a t c hi nt h et e s t m o d e 只有在同一条扫描链中存在两个不同的测试时钟的时候，才需要插入l o c k u pl a t c h 。 ( 3 ) 时钟相关逻辑的处理 在设计流程中尽早确定设计的时钟分布架构。要预期时钟结构可能会产生的影响。 对于大型高速芯片，诸如b a l a n c e dc l o c kt r e e 这样的分布策略可能就会需要特别 大且高能够的时钟b u f f e r ，这些b u f f e r 可能会消耗掉芯片功耗的一半以及大量的芯片 面积，所以在设计之初就需要规划时钟。对于时钟相关的d f t 处理，有如下建议： 1 0 第二章可测性设计技术 1 ) 测试时钟的处理 如果功能模式的时钟( f u n c t i o n c l o c k ) 只有一个，可以考虑测试时钟( t e s te l o c k ) 与功能时钟复用。如果f u n c t i o n 的时钟有多个，测试时钟一个，那需要对f u n c t i o nc l o c k 做处理，以满足一个t e s t c l o c k 控制所有s d f f 的目的：( t e s t m o d e 信号是区分芯片工 作模式选择信号：t e s t _ m o d e = l ，芯片工作在测试模式；t e s tm o d e = o ，芯片工作在功能模 式) i n t e r n a l c l o c k = ( t e s t _ m o d e ) ? t e s t c l o c k ：f u n c t i o n c l o c k ； 2 ) 分频时钟的处理 如果有片内分频时钟，在d f t 时分频后的时钟( g e n e r a t e d c l o c k ) 逻辑不能被主时 钟( m a i n c l o c k ) 控制，受到内部分频时钟驱动的逻辑不能被作为扫描链的一部分。需要 添加专门的测试用电路来旁路内部产生的时钟，使整个扫描链由同一时钟控制；即通过 扫描模式控制信号( t e s t _ m o d e ) 对分频后的时钟与原时钟做一判断，使测试模式下外部 时钟能直接进入并控制生成时钟逻辑： g e n e r a t e d c l o c k = ( t e s t _ m o d e ) ? t e s t c l o c k ：c l o c k d i v i d e r o u t ； t 对m o d e 图2 6 时钟分频的解决方法 f i g2 - 6c l o c kd i v i d e rs o l u t i o n 同理，如果存在内部产生的一般信号作为时钟使用的情况，也需要做类似处理，保 证在测试时这部分被控逻辑能被测试时钟控制。 3 ) 门控时钟的处理 a s i c 设计中，门控时钟( g a t i n gc l o c k ) 被广泛用于各个宏单元的时钟网络管理， 分时关断进入空闲状态的时钟树分支，消除时钟网络上的冗余电平翻转，以达到降低功 耗的目的。但是，由于门控后的逻辑不能直接受控于外部控制信号，门控时钟的插入会 导致电路的可测性下降。这就需要对门控时钟单元做模式控制，如下： ta t r l - i 图2 7 门控后的电路逻辑 f i g2 - 7c i r c u i ta f t e rc l o c kg a t i n g 西安理工大学硕士学位论文 图2 - 8 插入控制点后的门控逻辑 f i g2 - 8c i r c u i ta f t e ri n s e ac o n t r o lp o i n tt oc l o c kg a t i n g 由上图可看到，门控时钟单元是由“l a t c h + a n d 来实现的，这样的结构的优点 是能减小使能信号( e n ) 上的波动对门控时钟e n c l k 的影响，避免产生误操作。由于l a t c h 在d f t 时不可控，须在全扫描时将其作透明处理，使用s c a n e n a b l e 能是l a t c h 在移位 扫描时变透明( e n c l k = c l k ) ，以实现对门控逻辑的扫描。 4 ) p l lb y p a s s 处理 当在片上使用p l l 产生时钟时，测试时需要将其旁路，这将便于芯片测试和调试。 5 ) 时钟沿驱动 尽可能在a s i c 设计中使用上升沿触发的r d f f ( r i s i n ge d g et r i g g e rd f f ) 。如果 设计者使用了同时也使用了下降沿触发的f d f f ( f a l l i n ge d g et r i g g e rd f f ) ，对于设 计中存在双沿触发的d f f 情况，提供三种测