（电子科学与技术专业论文）基于dsp和fpga的图像采集和显示技术的研究.pdf

a b s t r a c t t h i sp a p e rd e s i g nai m a g ep r 。c e s s i n gs y s t e mu s i n gd s p a n df p g ap r o c e s s o r s ，w h i c hi s i n s e r t e di np e r s o n a lc o m p u t e rt h r o u g hp c ii n t e r f a c e d s p 住a n s m i t si m a g ea n dc o n t r o u i n g c o m m a n d sf r o mp ct of p g aa n ds a v ei m a g ed a t ac a p t l l r e db yf p g a t op c ；h 1f p g a w e g e n e r a 【t e1 2 c c o n t r o l l e ru s i n gv e r i l o gt oc o n f i g u r ev i d e oc o d e c ，t h eb o a r dc a na u t o m a t i c a l l y i d e “每t h ef e s o l m i o no fv i d e os o u r c ea n db ea b l et oc a p t u r ei m a g ed a t aa n di m p l e m e n t g r a y s c a l et r a n s f o r n l a t i o n ，0 s d ( o ns c r e e nd i s p k l y ) i m a g es c a l i n ga n do t h e rp r o c e s s i n g ，a n d t h e np r o d u c ea n a l o ga n dd i g i 雠i m a g e s n ec a p t u r ea 1 1 dd i s p l a ys y s t e mi sa 1 1 i 曲- p e 、o m a n c ev i d e oi m a g ep r o c e s s i i l gs y s t e ma 1 1 dc a l lb eu s e d i nv i d e os u r v e i l l a n c e s y s t e m sa n dt vt r a c k i n gs y s t e m s k e yw o r d s ：d s p f p g a g 豫y s c a l et r a n s f o r m a t i o n o s d i m a g es c a l i n g 第一章绪论 1 1 研究背景和意义 随着电子科学技术的发展和社会的现代化，图像技术也随之飞速发展，人们对图 像的需求也与日俱增。图像技术已经大量应用于我们的日常生活、工业、农业、军事 等各个领域，然而图像技术要求实时处理大量数据，普通计算机不能满足要求，因此 研究实时处理图像的系统迫在眉睫。本文采用高速处理器d s p 和f p g a 研究图像的采集 和显示，保证了系统的实时性、准确性和灵活性。 在人类的各种感知器官中，视觉是人类最高级的感知器官，人类从自然界获取的 各种信息中，视觉器官获取的信息量约占6 0 ，听觉器官获取的信息约占2 0 ，而其他 器官获取的总的信息量总共也不超过2 0 ，所以图像技术( 包括图像的采集、处理、显 示) 的研究对于我们认识和改造自然界是非常重要的，而且随着科学技术的发展和社 会知识的膨胀，图像技术的研究也迫在眉睫。 基于d s p 和f p g a 的图像处理系统由于采用了高速处理器d s p 和f p g a ，摒弃了其他 系统的处理数据不实时、算法效率低、通用性差、开发周期长等缺点，适合实时图像 处理。 在图像处理系统中采用d s p ( 数字信号处理器) 可实现数字图像处理复杂算法。d s p ( 数字信号处理器) 在硬件结构上具有被称为m a c 的乘加器，由于m a c 通常位于数据 通道中，所以指令周期时间几乎可以跟硬件的算术周期时间相同。另外，d s p 芯片具有 非常多的片内资源，大容量的片内r a m 作为数据和程序高速缓存，内部具有高达6 4 位 的数据总线使系统具有很高带宽以及其他片内资源等。e m i f 接口可以扩展大容量存储 器，图像处理系统需要处理一帧甚至多帧图像数据，这就要求系统具有大容量的数据 存储器，实时处理图像时要求存储器具有有很高的存取速度，d s p 实现了与目前流行 s d r a m 、f i f o 、f l a s h 、d p r a m 等高速大容量存储器的无缝连接，有些d s p 甚至实现了与 d d r 、d d r 2 和d d r 3 的无缝连接，既满足了高容量存储器的要求也实现了高速存储数据 的要求。t 工6 0 0 0 系列的d s p 芯片均采用改进的哈佛结构，即具有独立的数据总线和地 址总线，可以同时处理数据和指令提高了程序运行效率。d s p 硬件内部还采用了多级流 水线技术，将取指、取操作数、执指等步骤的指令时间可以同时执行，从而大大提高 了处理器的运算速度。采用d s p 处理器，开发人员可以将更多的时间专注于图像处理 算法的研究上面，对于存储器的管理、中断的触发和e d m a 等外设设计，可以在程序里 使用b 1 0 s ，程序设计者只需设置相应的控制寄存器，从而避免了在源程序里编写模块 操作存储器。在t i 的6 0 0 0 系列的d s p 内部集成了外部存储器接口( e m i f 或者e m 工f a b ) 控制器，该控制器可以设置多达6 4 个e d m a 通道。在程序里或者b i o s 里设置了相应的 e d m a 通道后，d s p 可以在不被中断当前操作的情况下，处理大量数据的搬移操作，所 有的数据搬移操作不需要c p u 的干预便可以完成。e d m a q d m a 功能可以方便高效的完成 算法间的图像数据的搬移。 f p g a 是现场可编程门阵列，n 输入的查找表、多路复用器和存储数据的触发器是 f p g a 的基本单元。可以将适当的数据放入查找表中，可以通过读取查找表中的数据实 现输入的逻辑操作；数据触发器可以存储数据，例如有限状态机的状态等信息；多路 复用器可以通过选择不同的输入信号的组合，将查找表和数据触发器用可编程的布线 资源连接起来，实现不同的组合逻辑电路和时序逻辑电路。所以f p g a 非常适合复杂逻 辑电路并可以现实高速算法。另外，可以在可编程逻辑器件上构建片上可编程系统 ( s o p c ) ，利用s o p c 可以方便的扩展片外s d r a m 、f l a s h 、d d r 等外设，并且可以使用 工0 、定时器、中断、u a r t ，d m a 等功能，由于在f p g a 的s o p c 核上现实单片机或者d s p 具有的某些功能，从而在单片f p g a 上既能算法功能又能实现控制功能，这种系统在实 现电路功能的前提下，大大简化了系统的复杂性。 基于上述分析，基于d s p 和f p g a 的图像处理系统的具有较强的灵活性，具有较高 的算法效率，适合于实时视频图像处理。图像处理系统采用d s p 和f p g a 作为处理器， 既可以充分发挥d s p 和f p g a 的各自的优点，又可以充分利用d s p 和f p g a 的弥补各自 的缺点，实时处理图像数据。d s p 芯片内部集成了许多外围设备，降低了系统开发难度； f p g a 由于使用灵活，便于修改系统功能，从而缩短系统的开发周期，特别适用于复杂 逻辑电路的设计。所以基于d s p 和f p g a 的图像处理系统实时处理图像数据的研究迫在 眉睫。 1 2 国内外研究状况 数字图像处理系统的与数字计算机的发展密切相关。数字图像处理系统要求非常 大的数据存储和非常高的计算能力，因此数字图像处理领域的发展必须依靠数字计算 机及数据存储、显示和传输等相关技术的发展。 计算机的概念可追溯到5 0 0 0 多年前中国发明的算盘。近两个世纪科技的发展也为 计算机的产生奠定了基础，然而现代计算机的起源还要回溯到2 0 世纪4 0 年代由约翰 冯诺依曼提出的两个重要概念：( 1 ) 保存数据和程序的存储器；( 2 ) 条件分支，这两 个概念是中央处理器( c p u ) 的基础。从冯诺依曼提出这两个概念开始，现代计算机 引发了一系列重要技术进步，使得计算机以强大的处理能力和存储能力应用于数字图 像处理领域。 第一台可以执行有意义处理图像任务的大型计算机出现在2 0 世纪6 0 年代。这一 时期机器人的使用和空间技术的开发促使图像处理技术的诞生，这两大技术的发展把 人们的注意力集中到数字图像处理的潜能上。1 9 6 4 年美国加利福尼亚的喷气推进实验 室利用计算机技术改善空间探测器发回的图像。当时由“旅行者7 号”卫星传送的月 球图像由一台计算机进行了处理，以校正航天器上电视摄像机中的各种类型的图像畸 变。 2 随着数字计算机以及硬件技术的飞速发展，图像处理系统性能的大幅度提高，而 价格却大幅度下降，从而推动了图像处理技术的高速发展。图像处理系统可以有如下 几种实现方法： ( 1 ) 在p c 机上用软件实现图像处理 在p c 机上用软件实现图像处理，软件部分可以使用软件中自带的图像处理工具包， 也可以自己编写。这种图像处理方法的缺点是处理速度慢，这种方法一般只能用于图 像处理算法的仿真研究、算法功能验证或者信号的离线处理，而不适合于实时图像处 理系统，通常可用此方法模拟图像处理。 ( 2 ) 在通用计算机系统中加上专用的p c 工图像处理卡实现图像处理 在p c 机上可以插入p c 工图像处理卡辅助p c 机进行图像处理。p c 工图像处理卡可以 是通用的处理卡，也可以是用户使用其他处理器开发的p c i 图像处理卡。随着d s p 芯 片价格的下降，使用d s p 芯片开发p c i 图像处理卡比较常用。但是处理卡和计算机之 间的数据交换速度比较慢，因而p c 机和p c i 图像处理卡只能交换少量数据，不能实时 处理大量图像数据。 ( 3 ) 用单片机实现图像处理 由于绝大多数单片机结构采用的是冯诺依曼总线结构，处理速度较慢，单片机 可辅助其他处理器进行图像处理，不能只用单片机进行图像处理。 ( 4 ) 通用d s p 芯片实现图像处理 与单片机相比，d s p 芯片遍采用改进的哈佛总线结构，具有独立的数据总线和地址 总线，内部具有硬件乘法器、累加器，并且采用流水线结构，能够实现图像算法。使 用d s p 处理器能够实时处理图像数据，一般图像处理系统都采用通用d s p 作为系统处 理器。 ( 5 ) 专用d s p 芯片实现图像处理 在一些特殊的图像处理场合，要求图像数据处理速度极高，用通用的d s p 芯片也很 难实现图像数据的处理。将某些图像处理算法( 如卷积相关、f f t 等) 在专用d s p 上硬 件实现，而不需要软件编程实现。但是这种方法的最大缺点是成本非常高，灵活性非 常差、并且开发工具非常不完善。 ( 6 ) d s p 和f p g a 实现图像处理 采用d s p 和f p g a 的图像处理系统，既可以充分利用d s p 和f p g a 的优点弥补各自 的缺点，可以充分利用d s p 和f p g a 内部资源现实高性能的图像处理系统。基于d s p 和 f p g a 图像处理系统的最大特点是结构灵活、适用于模块化设计，算法效率高。 1 3 论文内容 本系统的主要目的是实现图像数据的采集、处理和显示，所以本论文紧紧围绕涉 及到图像采集、处理和显示中需要用到的基本知识，例如d s p 和f p g a 的基本构架、黑 白全电视信号的组成、数字视频流b t 6 5 6 、图像处理算法等基本知识。 3 本论文各个章节主要安排如下： ( 1 ) 第一章主要论述了论文的研究背景、图像系统的国内外发展状况； ( 2 ) 第二章主要论述了图像采集和显示系统的各种方案，以及d s p 、f p g a 、硬件 描述语言、i t u rb t 6 5 6 视频数据流、黑白全电视信号、灰度变化、字符 叠加、图像缩放等基本知识； ( 3 ) 第三章根据系统要求设计设计出了系统硬件电路整体方案，主要详细说明 了d s p 外扩数据存储器和程序存储器电路设计、f p g a 扩展d d r 2s d r a m 、视频 编解码器与f p g a 连接电路图等； ( 4 ) 第四章根据系统要求设计出了软件整体方案，软件部分主要分为d s p 和f p g a 两部分。论文详细说明了d s p 主程序、f p g a 实现1 2 c 控制器、自适应、直方 图统计、字符叠加和图像缩放等实现； ( 5 ) 第五章对论文进行了总结和展望，以及对论文设计方案提出新的设计方法。 4 第二章基于d s p 和f p g a 的图像采集和显示系统 本论文的主要任务是利用d s p 和f p g a 处理器设计一个图像采集和显示电路板，该电 路板以p c i 板卡的形式安插在p c 机中的p c i 插槽中，该电路板将采集到的图像数据进行 灰度变换、字符叠加、图像缩放等处理，然后产生模拟或者数字图像送监视器显示。 该电路板的主要功能有：( 1 ) 能够接收p c 机发出的控制命令，然后根据接收到的命令 控制是否需要进行灰度变换和图像缩放等操作；( 2 ) 能够将p c 机中的图像数据传输到 电路板或者将采集到的图像数据存储到p c 机中；( 3 ) 能够采集v g a 、分量、h d m i 和b n c 等接口的图像；( 4 ) 具有自适应功能，即能够自动识别输入图像的分辨率；( 5 ) 能 够对采集到的图像自动实现直方图统计，从而实现灰度的自动变换，提高图像的对比 度；( 6 ) 能够将字符等信息叠加到图像上；( 7 ) 能够将采集到不同分辨率的图像数 据缩放到某一个固定的分辨率，然后传输到视频编码器产生模拟或者数字图像在显示 器上显示。 本系统主要利用d s p 和f p g a 控制视频编解码器实现图像的采集和显示，编写d s p 和 f p g a 程序实现将采集到的图像数据进行图像处理( 包括灰度变换、字符叠加和图像缩 放) 。根据系统的功能要求，设计系统方案，图2 1 为系统的系统框图。 图2 1 图像采集和显示系统框图 5 2 1 系统方案 目前通用的处理器主要有单片机、a r m 、d s p 和f p g a 等，实现本系统功能的大体方 案按照系统中需要的处理器可分四种，分别是基于f p g a 的图像采集和显示系统、基于 d s p 的图像采集和显示系统、基于a r m 和f p g a 的图像采集和显示系统和基于d s p 和f p g a 的 图像采集和显示系统。 ( 1 ) 基于f p g a 的图像采集和显示系统 该方案只采用f p g a 作为采集和显示系统的处理器。采用中高端f p g a 可以完成多分 辨率图像的采集和显示功能，利用f p g a 实现采集p c 机中的图像或者将采集到的图像数 据存放到p c 机中，f p g a 实现起来比较麻烦。 ( 2 ) 基于d s p 的图像采集和显示系统 该方案只采用d s p 作为采集和显示系统的处理器。c 2 0 0 0 处理器适用于控制系统， c 5 0 0 0 处理器适用于通信系统，c 6 0 0 0 处理器适用于图像以及高速处理系统。但是只利 用d s p 处理器，系统不够灵活，如果在开发中出现各种问题，需要重新绘制电路板，延 长了整个开发周期。 ( 3 ) 基于a r m 和f p g a 的图像采集和显示系统 由于a r m 内部时钟速率较低，并且绝大多数a r m 处理器没有p c i 接口，实现采集p c 机 中的图像或者将采集到的图像数据存放到p c 机中，a r m 实现起来比较麻烦，所以a r m 处理 器本身不能较好的实现该系统的要求。 ( 4 ) 基于d s p 和f p g a 的图像采集和显示系统 基于d s p 和f p g a 的图像处理系统的具有较强的灵活性，具有较高的算法效率，适 合于实时视频图像处理。图像处理系统采用d s p 和f p g a 作为处理器，既可以充分发挥 d s p 和f p g a 的各自的优点，又可以弥补d s p 和f p g a 各自的缺点，实时处理图像数据。 d s p 芯片内部集成了许多外围设备，降低了系统开发难度；f p g a 由于使用灵活，便于 修改系统功能，从而缩短系统的开发周期，特别适用于复杂逻辑电路的设计。 综合上述四种方案的优缺点，本论文采用d s p 和f p g a 作为主处理器设计图像采集和 显示系统。本系统的基本设计方案如图2 2 所示。 图2 2 系统方案框图 6 本系统利用d s p 自带的p c i 外设实现p c 机和电路板之间的数据传输，将p c 机中的控 制命令和图像数据传输到电路板中，并且将电路板采集到的图像数据传输到p c 机中； 利用f p g a 实现图像的采集、灰度变换、字符叠加和图像缩放等功能，并且为了驱动视 频编解码器，f p g a 需要产生自适应模块和1 2 c 控制器。自适应模块根据视频解码器输出 的像素时钟范围可以判断视频源的有无以及视频源的分辨率；工2 c 控制器根据自适应模 块的检测结果来配置视频编解码器，实现图像的采集和显示。另外由于一帧标清图像 数据量较小而一帧高清图像数据量较大，所以将缩放后的标清图像数据存放在f p g a 内 部的r a m 中，而将缩放后的高清图像数据存储到外扩的d d r 2 中。 d s p 每隔一个固定的周期采集p c 机发出的控制命令和图像数据，d s p 将采集到的数据 进行预处理( 重新排列图像数据) 后，传输到f p g a 片内的r a m ；f p g a 对d s p 传输来的图 像数据实现图像直方图统计，根据直方图分布情况实现灰度变换，然后叠加字符和图 像缩放，将放大后的图像数据缓存到f p g a 内部的r a m 进行缓存，f p g a 再将缓存后的图像 数据读出产生b t 6 5 6 视频流送到视频编码器中实现图像显示。图2 3 为p c 机的图像传输 到电路板以及处理流程框图。 图2 3p c 机中的图像数据传输、处理流程图 f p g a 连接视频解码器采集p a l 制式、v g a 、分量和h d m i 格式的图像数据，自适应模 块根据视频解码器输出的像素时钟的范围判断是否有视频源接到视频解码器以及视频 源的分辨率大小，然后利用工2 c 控制器配置视频编解码器的工作模式，从而实现图像数 据的采集和显示。f p g a 对采集到的图像数据进行灰度变换、字符叠加、图像缩放等处 理。如果采集的图像数据是p a l 制式的图像，f p g a 则将图像缩放后的图像数据存储到 f p g a 片内的三口r a m ( 一个写端口和两个读端口) ，三口r a m 中的一个读端口与d s p 的 e m i f a 外设相连接，d s p 的e m 工f a 外设产生读地址和读时能信号，然后将图像数据传输到 d s p 中，d s p 再通过p c i 接口将图像数据传输到p c 机中，实现图像存储；在f p g a 内部编写 一个读模块，该模块从三口r a m 中的另外一个读端口读取图像数据传输到视频编码器中 实现图像显示。图2 4 为标清图像数据采集、处理、显示的流程图。 7 图2 4 标清图像数据处理流程图 如果采集的图像数据是高清图像，则f p g a 利用例化的d d r 2 控制器将缩放后的图像 数据存储到外扩的d d r 2 中，读模块产生读控制信号，控制d d r 2 控制器的读操作，然后 将输出的图像数据传输到高清视频编码器实现图像的显示。图2 5 为高清图像数据处理 流程图。 视频解码器 视 频 输 入 1 2 c 控 制器 自适 应模 块 灰度 变换 图像 缓存 监视 器 图2 5 高清图像数据处理流程图 字符 叠加 图像 缩放 视频l d d r 2 编码k 爿控制 器器 嚣1i 加慰制器li 一一1 2 2t m s 3 2 0 d m 6 4 2 t m s 3 2 0 d m 6 4 2 是t i 公司于2 0 0 3 年推出的一款3 2 位定点d s p 芯片，主要面向数字媒体， 属于c 6 0 0 0 系列d s p 芯片。d m 6 4 2 保留了c 6 4 x 原有的内核结构，工作频率由内部锁相环设 置，可以达到5 0 0 心z 、6 0 0 删z 、7 2 0 删z ，相应的时钟周期为2 n s 、1 6 7 n s 和1 3 9 n s ，每 秒可执行指令数4 0 0 0 m i p s 、4 8 0 0 m 工p s 、5 7 6 0 m 工p s 。t m s 3 2 0 d m 6 4 2 采用t i 公司第二代增强 型超长指令集( v e l o c i t i 2 ) ，它的e m 工f a 接口数据总线宽度为6 4 位，最高数据存取频 率为1 3 3 删z ，可直接与大容量、低成本、高速率的s d r a m 芯片实现无缝连接。t m s 3 2 0 d m 6 4 2 8 片上带有三个双通道( a 和b 通道) 数字视频接口，可同时处理多路数字视频流。 t m s 3 2 0 d m 6 4 2 具有丰富的片内资源，其内部资源如图2 6 所示： g 爿 l l 高速程序缓存1 6 弛6 4 位总线的e m i f a 接口k 彳产 儿 控制逻辑定时器o 、1 、2 取指令 内插控制单元v c x o控制寄存器 指令分发 2 0 位的视频口v p 2 熘 在线仿真 译码 中断控审u 2 0 位的视频口v p 0 、串 l 2 高 口m c b s p 0 和音频控制 i e ， 速缓 端口m c a s p 0 引脚复用 d 冲区 m寄存器组a寄存器组b a l j 内 、r 1 部存 a 3 1 一a ob 3 l b 0 控 2 0 位的视频口v p l 、串 带h 储器 口m c b s p l 和音频控制 。l 器 l = 0 2 4 仁、丌1 r 。e、r v k b 一u 、 端口m c a s p l 引脚复用 l 1s lm l d ll 2 s 2m 2 d 2 z j 6 6 姗zp c 工接口、h p i 一 接口和e m a c m d i o 网口 l 、 1、li1 宣：宙j k b 韫挺方1c v d ， r 1 l 1 向趣裂姑缓仔1 b k b 的引脚复用 p l l 内部倍频 g p i o 口 1 2 c 接口焙s 图2 6t m s 3 2 0 d m 6 4 2 片上资源结构图 从图2 6 中可知d m 6 4 2 的主要外设有： ( 1 ) 3 个可编程视频接口( v p 0 、v p l 、v p 2 ) ，这三个视频接口能够与通用视频编、 解码芯片实现无缝连接，支持多种视频分辨率和视频标准，如b t 6 5 6 数据格式、原始 视频数据格式和t s i 数据格式等。 ( 2 ) 1 个1 0 1 0 0 m b s 的以太网控制器( e m a c ) ，符合工e e e8 0 2 3 标准。 ( 3 ) 1 个多通道串行音频接口( m c a s p ) ，支持工2 s 、d i t 、s p d i f 、i e c 6 0 9 5 8 1 、 a e s 一3 和c p 一4 3 0 等音频数据格式。 ( 4 ) 2 个多通道串行接口( m c b s p ) ，这两个串行接口采用r s 2 3 2 电平驱动。 ( 5 ) 1 个v c x 0 内插控制单元( v 工c ) ，支持音视频同步。 ( 6 ) 1 个3 2 位、6 6 姗z 、3 3 v 主从p c i 接口，遵循p c i 2 2 协议。 ( 7 ) 1 个用户可配置的1 6 3 2 位主机接口( h p 工) 。 ( 8 ) 1 个1 6 引脚的通用输入输出口( g p l 0 ) ，具有可编程中断事件产生模式。 ( 9 ) 1 个6 4 位e m i f a 接口，可以与异步存储器( s r a m 、e p r o m 、f l a s h ) 和同步存 储器( s d r a m 、s b s r a m 、z b ts r a m 、f i f 0 、d p r a m ) 实现无缝相连，外部存储器最大可 9 寻址空间为1 0 2 4 m b 。 ( 1 0 ) 1 个具有6 4 路独立通道的增强型e d m a 控制器。 ( 1 1 ) 1 个管理数据输入输出( m d 工0 ) 。 ( 1 2 ) 1 个1 2 c 接口。 ( 1 3 ) 3 个3 2 位通用定时器。 ( 1 4 ) 1 个符合i e e e1 1 4 9 1 标准的j t a g 接口。 图2 2 为t m s 3 2 0 d m 6 4 2 片上资源结构图。 2 1 1 引导模式 c 6 0 0 0 芯片内部没有f l a s h 或者e e p r o m ，系统掉电后，驻留在内存中的程序和数据 将完全丢失，可以通过将d s p 外部扩展f l a s h 存储器或者通过h p i p c i 外设加载程序( 又 称为“程序自举”) 。c 6 0 0 0d s p s 可以有三种引导方式，其操作过程分别如下： ( 1 ) 不加载：c p u 直接从地址0 处开始执行代码。如果该处存储器是s d r a m ，那么 c p u 会先挂起，等候s d r a m 的初始化完成。c 6 2 1 x c 6 7 1 x 没有这一类方式。 ( 2 ) r o m 加载：位于外部c e l 空间的r o m 中的代码首先通过d m a e d m a 被搬入地址0 处。 加载过程在复位信号撤销之后开始，此时c p u 内部保持复位态，由d m a e d m a 执行一个单 帧的数据块传输。传输完成后，c p u 退出复位状态，开始执行地址o 处的指令。对于 c 6 2 x c 6 7 x ，用户可以指定外部加载r o m 的存储宽度，e m i f 自动将相邻的8 b i t 1 6 b i t 数 据合成为3 2 b i t 的指令。对c 6 2 0 x c 6 7 0 x ，r o m 中的程序必须按l i t t l ee n d i a n 的格式存 储，对c 6 2 l x c 6 7 1 x ，r o m 中的程序存储格式应当与芯片的e n d i a n 模式设置一致。c 6 4 x 只支持8 b i t 的r o m 加载，r o m 中的程序存储格式需要与芯片的e n d i a n 模式一致。 对于不同的芯片，加载过程还略有不同：对于c 6 2 0 x c 6 7 0 x 芯片：d m a 从c e l 空间中 拷贝6 4 kb y t e s 数据到地址0 处；对于c 6 2 l x c 6 7 1 x c 6 4 x 芯片：e d m a 从c e l 空间( 对c 6 4 x 是e m 工f b 的c e l 空间) 拷贝l kb y t e s 数据到地址0 处。 ( 3 ) 主机加载：核心c p u 停留在复位状态，芯片其余部分保持正常状态。引导过 程中，外部主机通过主机接口初始化c p u 的存储空间。主机完成所有的初始化工作后， 向接口控制寄存器的d s p i n t 位写1 ，结束引导过程。此时c p u 退出复位状态，开始执行 地址o 处的指令。主机加载模式下，可以对d s p s 所有的存储空间进行读写。 对于不同的芯片，主机加载模式利用的接口有所不同：具有h p i 外设的芯片，通过 h p i 接口实现主机加载。h p 工本身是从设备接口，不需要额外的设置；具有扩展总线的 芯片，通过x b u s 实现主机加载。复位时需要根据一系列配置决定接口的类型；具有p c 工 资源的芯片，通过p c i 实现主机加载。 2 1 2 视频端口 每个视频端口都能够发送和接收数字视频数据。视频端口也能够采集显示原始数 据。视频端口的外围设备遵循b t 6 5 6 和s m p t e 2 9 6 视频标准。 t m s 3 2 0 d m 6 4 2 有三个视频端口外围设备。视频端口外设可作为视频采集端口，视 10 频显示端口，或作为传输流接口采集端口( t s i ) 。此端口由a 和b 两个通道组成。在两 个通道之间存在一个可分开的5 1 2 0 字节的采集显示缓冲区。整个端口( 全部通道) 经常 被配置成仅仅进行视频采集或者视频显示。独立的数据流水线控制着对b t 6 5 6 ，y c ， 原始视频，和t s 工模型中每个视频采集或显示数据的解析和格式化。在视频采集操作中， 视频端口可以作为b t 6 5 6 或者原始视频采集的两个8 1 0 位通道来操作；或者作为8 1 0 位b t 6 5 6 ，8 1 0 位原始视频，1 6 2 0 位y c 视频，1 6 2 0 位原始视频，或8 位t s i 的一个单 通道。在视频显示操作中，视频端口可以作为8 1 0 位b t 6 5 6 的一个单通道来操作；或 者作为8 1 0 位b t 6 5 6 ，8 1 0 位原始视频，1 6 2 0 位y c 视频，1 6 2 0 位原始视频i 的一个 单通道。它也可以在两个通道的8 1 0 位原始模型中操作，在这个模型中这两个通道被 锁定到相同的时间。在单通道操作过程中b 通道没有被使用。 2 1 3p ci 接口 c 6 0 0 0d s p 片内集成了一个主从模式的p c i 接口，通过p c 工总线能够实现d s p 与 p c i 主机的互联。对于c 6 2 x c 6 7 x ，p c i 接口由辅助d m a 通道与d s p 相连，对c 6 4 x ，由 e d m a 的地址产生硬件与d s p 相连。辅助d m a 通道或者e d m a 资源仍然可以被其他片内资 源调用。 c 6 0 0 0 的p c i 接口特点包括：支持p c i 接口规范2 2 版本，电源管理接口规范1 1 版本( 仅c 6 2 0 5 ) ，满足p c 9 9 规范；p c i 主模式从模式接口，3 2 _ b i t 地址数据总线， 3 3 m h z 时钟；单一功能设备，中等速度地址译码；通过p c i 接口可以访问d s p 整个片内 r a m 、集成外设，以及片外存储器( 通过e m 工f ) ；支持存储器读、存储器多行读( m e m o r y r e a dm u l t i p l e ) 、存储器一行读( m e m o r yr e a d1 i n e ) 、存储器写命令；主模式访问b u s r t 长度最大6 4 kb y t e s ，从模式访问b u s r t 长度可以无限；单字( s i n g l e w o r d ) i 0 访 问；单字配置寄存器访问；5 v 或者3 3 v 输入信号，3 3 v 输出信号( 仅c 6 2 0 5 ) ；配置 寄存器部份内容支持从外部e e p r o m 加载，支持4 线串行e e p r o m 接口；p c i 复位时e e p r o m 接口直接由p c i 接口管理，无需d s p 干预，复位后d s p 软件可以控制e e p r o m ；d s p 程 序可以控制p c i 中断，p c ii 0 操作可以触发d s p 中断；支持由软件控制d s p 、集成外 设功耗( 仅c 6 2 0 5 ) ；支持d 0 ，d 1 ，d 2 ，d 3 眦，d 3 。电源管理模式，软件触发d 0 ，d 1 ，d 2 ， d 3 m 的p m e ，硬件触发p m e 从d 3 删。唤醒，可选择由硬件触发d 0 ，d 1 ，d 2 ，d 3 。的p m e ( 仅c 6 2 0 5 ) ；p c i 电源管理控制状态寄存器的关键b i t 位的相关逻辑由3 3 v a u x 供电 ( 仅c 6 2 0 5 ) ；提供p c i 规范2 2 下的主从模式、突发模式访问d s p 存储空间的所有逻 辑，内置4 个f 工f 0 实现高效率的数据传输；主模式从模式操作相互独立，从模式读 写操作相互独立；三个p c i 基地址寄存器( 可预取存储器，不可预取存储器，i 0 ) ； 对可预取存储器的多行读、一行读命令提供重试断开功能( d i s c o n n e c tw i t hr e t r y ) ； d s p 对p c i 主从模式的操作无需插入等待； 不支持的p c i 规范包括：p c i 特殊命令周期；p c i 中断应答周期；p c i 锁定( 1 0 c k ) ； p c i 高速缓存；6 4 _ b i t 总线访问；总线时钟高于3 3 m h z ；主模式地址数据的步进 ( s t e p p i n g ) ；主模式下写操作的结合( c o m b i n i n g ) ；c 0 1 l a p s i n g ；m e r g i n g ；高速缓 存行交叉访问( c a c h e1 i n e w r a pa c c e s s e s ) ；保留的访问方式；消息信号中断 ( m e s s a g e s i g n a l i n g 工n t e r r u p t s ) ；v i t a lp r o d u c td a t a ；c o m p a c t p c i 热插拔；主模 式启动i 0 周期；主模式启动配置周期； p c i 接口支持4 种类型的p c i 数据交换，分别为从模式写：外部p c i 主设备( m a s t e r ) 通过p c i 接口写数据到d s p 从设备( s l a v e ) ；从模式读：外部p c i 主设备通过p c 工接 口从d s p 从设备读数据；主模式写：d s p 主设备通过p c i 接口写数据到外部p c i 从设备； 主模式读：d s p 主设备通过p c i 接口从外部p c i 从设备读数据。下面分别介绍这四种数 据传输模式。 ( 1 ) 从模式写 外部主设备执行写操作时，p c i 地址与d s p p 寄存器中的固定偏移值结合，形成d s p 目的地址，在传输过程中目的地址自动递增。从模式下p c i 接口支持无限长度的b u s r t 传输。d s p 从设备对单字模式或者突发模式的所有数据周期都采用0 等待传输。 从模式写模块中的f i f o 满，或者前一次p c i 从模式写入f 工f 0 的数据还未被d s p 读空，都会使p c 工写操作结束。从模式读操作、主模式读写操作，不会对p c i 从模式 写操作产生任何影响。 在d s p 内部，辅助d m a 通道或者e d m a 地址产生硬件由写f i f o 的下列状态触发启 动：f i f o 半满；p c i 传输结束( p f r a m e 信号无效) 。对于单次访问，内部的传输请求 将在p c i 传输结束后发出。 ( 2 ) 从模式读 从模式读接口支持无限长度的存储器突发访问。从模式读的地址只能是字 ( 3 2 - b i t ) 地址。p c i 接口利用设置的高速缓存行大小( c a c h el i n es i z e ) 和p c i 命 令确定从模式读操作的数据个数。p c i 接口支持以下三种从模式读：存储器读；存储器 多行读；存储器一行读。 上述读操作可以是预取的，也可以是非预取的。不可预取的从模式读：对不可预 取的读操作，p c i 接口先插入等待周期，直到一个w o r d 数据送入f i f 0 ，然后数据被输 出至p c 工总线，结束命令周期( 不论当前是何种读命令) ；可预取的从模式读：p c i 接 口在请求的数据就绪前插入等待周期。如果数据未能在1 6 个周期内准备好，存储器读 操作进行断开重试( d i s c o n n e c tw i t hr e t r y ) 。 对可预取的存储器多行读命令和一行读命令，p c 工总线上的读请求最初会被中止 ( t e r m i n a t e d ) ，进行断开重试，然后由辅助d m a 通道或者e d m a 地址发生器向f i f 0 送 入请求的数据，当原先的主设备重试前一次的读请求时，从模式读命令对应的p c i 传 输得以实现。 对存储器多行读命令，送入从模式写f i f o 的字节数决定于高速缓存行大小寄存器 的设置。执行时，d s p 从设备将连续向f i f 0 传输数据，直到p c i 主设备结束传输请求 1 2 ( p f r a m e 信号变无效) ，此时传输最后一个数据，并清空f i f 0 。片内辅助d m a 通道或 者e d m a 地址发生器的突发传输会持续到f i f 0 满，其后突发传输的长度或者是f i f 0 深 度的一半，或者是剩余的数据个数。一旦请求者重发命令，而且f 工f 0 中准备好了数据， d s p 的p c i 接口执行存储器多行读和一行读命令时不会插入等待周期。如果主设备提前 结束p c i 传输，对f 工f 0 的请求也同时结束。 ( 3 ) 主模式写 d s p 作为p c 工主设备，对外部从设备进行写操作时，需要利用主模式模块中的写 f i f 0 。主模式写操作支持最大长度6 4 kb y t e s 的突发模式。 d s p 通过d s p m a 寄存器、p c i m a 寄存器、p c i m c 寄存器控制并启动主模式写操作。 d s p m a 寄存器中的a d d r m a 字段包含w o r d a l i g n e d 的源地址( d s p 地址) ，a i n c 字段控 制源地址是否自增( + 4 b y t e s ) 。p c i m a 寄存器包含w o r d a l i g n e d ( c 6 2 x c 6 7 x ) 或者 d o u b l ew o r d a l i g n e d ( c 6 4 x ) 的p c i 目标地址。当p c i m a 寄存器中的s t a r t 字段有效 时，接口模块启动主模式写操作，由辅助d m a 或者e d m a 负责从源地址向写f i f 0 搬移 所要求的数据。数据传输会持续到f i f 0 满为止，除非请求的数据少于f i f o 的深度。 后续数据传输的个数是f i f 0 深度的一半，或者是剩余的数据个数。 一旦f i f 0 中得到有效数据，接口模块向外发出p c i 总线请求，并将f i f o 中数据 向p c i 从设备传输。p c 工命令字节使能信号( p c b e x ) 标志当前总线接口上有效的字 节。当d s p 源地址中所有的数据都送入主模式写f i f o 后，d s p 内部的数据传输结束。 对于c 6 2 x c 6 7 x ，还可以通过h a l t 寄存器结束内部数据传输以及当前的p c i 总线周期。 p c i 接口会监视总线上的断开、重试以及目标放弃请求。如果主设备或者从设备放 弃总线周期，片内以及外部总线上当前的数据传输都会中止，主设备的写f i f o 被清空， p c i 中断源寄存器( p c i i s ) 中的主设备放弃标记( p c i m a s t e r ) 或者从设备放弃标记 ( p c i t a r g e t ) 置位。若p c i 中断使能寄存器( p c i 工e n ) 中相应的位有效，上述两个标 记将触发c p u 中断。 如果p c i 延迟计数器超时( 在p c i 配置寄存器设置) ，p c i 主设备将放弃总线，稍 后再试，完成所需要的传输任务。 从p c i m c 寄存器中可以读取整个传输进程的状态。s t a r t 位变为0 0 b 时，代表d s p 端和p c i 接口都己完成了传输任务。通过使能p c i i e n 中的m a s t e r o k 位，允许主模式 接口在一帧数据传输完毕时产生c p u 中断。 ( 4 ) 主模式读 主模式支持最大长度6 4 kb y t e s 的突发读操作。主模式读操作的控制寄存器同样 包括d s p m a 、p c i m a 、p c i m c 。对于读操作，p c 工m a 中包含外部p c 工从设备的源地址，d s p m a 中的a d d r m a 字段是w o r d a l i g n e d 的目的地址( d s p 地址) 。使能p c i m c 中的s t a r t 字 段启动读操作。p c 工接口首先发出总线申请，申请批准后开始p c 工周期。主模式模块支 持下列读命令：存储器读；存储器多行读；存储器一行读。 1 3 用户可以通过p c i m c 的s t a r t 字段启动两种类型的读命令：可预取的读( s t a r t = 0 1 ) 和不可预取的读( s t a r t = 1 1 ) 。可预取的读包括存储器多行读和存储器一行读，两者都 持续读取一个以上的数据。不可预取的读采用存储器读命令，此时传输n 个数据会在 p c i 总线上产生n 个单字的p c 工读周期。因此从效率的角度考虑，用户应当尽量从可预 取的空间读取数据。 读操作过程中，p c i 接口不会在数据传输阶段插入等待周期。读到的数据首先进入 读f i f 0 ，f i f o 到达半满，或者p c 工传输结束时，接口向辅助d m a 通道或者e d m a 发出 数据传输申请，f i f 0 中的数据最终被送入d s p 目的地址。对于c 6 2 x c 6 7 x ，主模式读 操作只能发生在字地址边界上，对于c 6 4 x ，只能发生在双字地址边界上。 当所有的数据都已经从读f 工f o 送入d s p 目的地址后，d s p 片内的数据传输结束。 对于c 6 2 x c 6 7 x ，还可以通过h a l t 寄存器结束内部数据传输以及当前的p c i 总线周期。 主设备或者