课程设计（论文）-基于EDA技术的简易数字频率计的设计.doc

课程设计说明书1 引言VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。随着EDA技术的高速发展，电子系统的设计技术和工具发生了深刻的变化，大规模可编程逻辑器件CPLDFPGA的出现，给设计人员带来了诸多方便。利用它进行产品开发，不仅成本低、周期短、可靠性高，而且具有完全的知识产权。突出了其作为硬件描述语言的良好的可读性、可移植性和易读性等优点。本文基于FPGA开发系统，在QuartusII 7.2软件平台上，完成了简易数字频率计电路的设计和与仿真，并下载到试验箱进行硬件实现。首先，本文介绍了QuartusII 7.2软件的基本使用方法和VHDL硬件描述语言的特点，采用VHDL 硬件描述语言描述简易信号发生器，完成对电路的功能仿真。在设计过程中，重点探讨了简易数字频率计的设计思路和功能模块划分。然后，初步探讨了电路逻辑综合的原理，该软件对简易数字频率计电路进行了逻辑综合。最后，使用EDA实验开发系统进行电路的下载和验证。验证结果表明设计的简易数字频率计完成了预期的功能。2 VHDL及QuartusII软件简介2.1 EDA简介EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物等各个领域，都有EDA的应用。2.2 硬件描述语言VHDL硬件描述语言(HDL)是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，与传统的门级描述方式相比，它更适合大规模系统的设计。例如一个32位的加法器，利用图形输入软件需要输人500至1000个门，而利用VHDL语言只需要书写一行“A=B+C” 即可。而且 VHDL语言可读性强，易于修改和发现错误。早期的硬件描述语言，如ABEL、HDL、AHDL，由不同的EDA厂商开发，互不兼容，而且不支持多层次设计，层次间翻译工作要由人工完成。为了克服以上不足，1985年美国国防部正式推出了高速集成电路硬件描述语言VHDL，1987年IEEE采纳VHDL为硬件描述语言标准(IEEE-STD-1076)。VHDL是一种全方位的硬件描述语言，包括系统行为级。寄存器传输级和逻辑门多个设计层次，支持结构、数据流和行为三种描述形式的混合描述，因此VHDL几乎覆盖了以往各种硬件俄语言的功能，整个自顶向下或由下向上的电路设计过程都可以用VHDL来完成。VHDL还具有以下优点：(1)VHDL的宽范围描述能力使它成为高层进设计的核心，将设计人员的工作重心提高到了系统功能的实现与调试，而花较少的精力于物理实现。(2)VHDL可以用简洁明确的代码描述来进行复杂控制逻辑设计，灵活且方便，而且也便于设计结果的交流、保存和重用。(3)VHDL的设计不依赖于特定的器件，方便了工艺的转换。(4)VHDL是一个标准语言，为众多的EDA厂商支持，因此移植性好。美国于1981年提出了一种新的、标准化的HDL，称之为VHSIC(Very High Speed Integrated Circuit) Hardware Description Language，简称VHDL。这是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。设计者可以利用这种语言来描述自己的设计思想，然后利用电子设计自动化工具进行仿真，再自动综合到门电路，最后用PLD实现其功能。2.3软件介绍Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。 此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。 Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。2.4界面介绍2.4.1软件打开界面软件打开界面如图2.1所示：图2.1 软件打开界面2.4.2代码输入界面代码输入界面如图2.2所示：图2.2 代码输入界面2.4.3功能仿真界面功能仿真界面如图2.3所示：图2.3 功能仿真界面2.4.4波形仿真界面波形仿真界面如图2.4所示：图2.4 波形仿真界面2设计原理与思想2.1 系统原理该程序通过元件例化实现，共分成五个部分程序，分别为分频（fp）程序、位选（wx）程序、时钟（sz）程序、计数（js）程序、BCD转换（bcd）程序。通过五个模块相互配合实现简易数字频率计的功能。系统原理图如图1-1所示，其实现过程为：欲测试的方波信号首先通过分频模块，产生10倍，100倍，1000倍及本来方波信号共四路方波信号，四路信号送入位选功能模块，通过四个输入按键控制经过分频处理后的四路方波的选择，此两个模块即实现四个测试档位的功能。该模块所选择的方波信号送入计数模块，从而得到输入方波的信号频率，然后送入最后的BCD转换模块，将四位十进制数据转化成四组4位BCD码。计数模块为一分频程序，是为产生一个0.5Hz的时钟脉冲送入计数模块，用以对方波频率测试。2.2 系统原理转换图图2-2 系统原理框图本次简易数字频率计设计系统共分为五个功能模块，如上图2-2所示，分别为分频模块，位选模块，时钟模块，计数模块和BCD码转换模块。五部分功能模块中，分频模块完成对于预测试的方波进行分频，输出四路分别为原方波频率的1倍，1/10倍，1/100倍，1/1000倍频率的方波，分频后的四路方波信号送入第二功能模块，即位选模块，此模块完成四个档位的设计功能，选择一路输出，送入到计数模块当中，技术模块的计数时钟频率必须为0.5Hz，系统的时钟频率需要经过时钟模块进行分频得到，计数结果即为相应档位下的数值，然后经过BCD码转换模块转换为四位BCD码输出，到此，整个系统功能设计完成。2.3 系统封装图图2-3 系统封装图系统封装图如图2-3所示，其中clkin为待测试的方波输入端，clk为系统时钟频率输入端，rst为复位端，k1为频率计乘1档端，k2为频率计乘100档，k3为频率计乘1000档。g1，g2，g3，g4分别为四路档位对应的标志位，通过四个LED灯点亮实现，g5为超量程警告位，通过一个LED灯闪烁实现。d1，d2，d3，d4分别输出四位BCD码，并通过数码管显示，分别表示千位，百位，十位，个位。当系统工作时，四个数码管所显示数据乘以档位即使所测量的方波的频率。3 程序设计系统通过通过元件例化实现，共包括五个分为和顶层文件，五个程序分别为分频程序，位选程序，时钟程序，计数程序，BCD码的转换程序。3.1 分频程序3.1.1 分频程序原理该部分程序中使用process，其中敏感信号列表中为clkin1，即预测试的方波信号。通过定义一个变量，以方波为时钟进行计数，该系统需要乘1档，乘10档，乘100档，乘1000档，即进行10倍，100倍，1000倍的分频，则需要程序中计数器计分别计数到5，50，500时对四路输出信号进行逻辑非运算。该程序封装图如下图3-1所示：图3-1 分频程序封装图其中clkin1为预测方波输入信号，ao，bo，co，do分别为分频后的四路信号。该部分用以实现对预测试的方波进行10倍，100倍，1000倍的分频，以及本来方波信号共计四路方波信号的输出。3.1.2 分频程序仿真该部分程序仿真波形如下图3-2所示：图3-2 分频程序仿真图分频程序仿真参数设定clkin1为输入的预测方波信号，ao，bo，co，do为四个输出信号，分别为对输入clkin1进行分频后以及本来方波信号，由图中可以看出ao频率与clkin1频率相同，bo频率为clkin1频率的1/10，co频率为clkin1频率的1/100，do频率为clkin1频率的1/1000。3.2 位选程序3.2.1 位选程序原理该部分程序包含复位端（rst），其中四个输入信号ai，bi，ci，di分别接分频程序的四路分频后的方波信号，通过四个开关控制端k1，k2，k3，k4分别选择输出信号的选择，例如若k1为高电平，则clkin0等于ai的输入信号。位选程序与分频程序公共构成频率计四个档位测量功能。位选程序封装图如图3-3图所示：图3-3 位选程序封装图封装图中输入信号ai，bi，ci，di为四路分频后的方波信号，k1、k2、k3、k4分别对应g1，g2，g3，g4四个信号输出，该程序中复位端rst为高电平时，将k1、k2、k3、k4四个开关控制端对应的输出信号g1、g2、g3、g4分别置零，在硬件电路中用四个LED灯的亮灭表示，测量时必须有且仅有一个灯点亮，否则为违规操作，测量数据错误。3.2.2 位选程序仿真该部分程序仿真波形如下图3-4所示：图3-4 位选程序仿真图由仿真图中可以看出，输入信号其中k3为高电平，k1、k2、k3皆为低电平，则相对应的输出信号g3为高电平，clkin0波形与第三路输入信号ci相同。复位信号在前端有一正脉冲，即当为高电平时，所有的输出信号皆为低电平。3.3 时钟程序3.3.1 时钟程序原理该部分程序是为实现得到0.5Hz时钟频率，用以对于方波频率的计数测量。由于硬件中系统时钟频率并不能锁定0.5Hz，则需要对输入的时钟频率进行分频，本系统中选择硬件中clk2引脚的8Hz时钟，则需要对其进行16倍的分频，时钟程序封装如图3-5所示：图3-5 时钟程序封装图图中输入信号clki为系统时钟频率，clko为输出信号，作为计数程序的基准时钟。该时钟程序仍为一个分频程序，系统时钟频率作为进程中敏感信号列表的值，当定义的计数变量计数到8时对输出clko进行逻辑非运算，并将变量置零，从而得到0.5Hz的时钟信号。此部分为计数部分输入时钟信号，作为频率测量的基准信号。3.3.2 时钟程序仿真程序仿真波形如下图3-6所示：图3-6 时钟程序仿真图其中输入信号clki为系统的时钟信号，输出信号clko为分频后得到的时钟信号，由上图中可以看出，clko的频率为clki的1/16。因为系统输入时钟频率选为8Hz，则clko时钟频率则为0.5Hz。3.4 计数程序3.4.1 计数程序原理该部分为本次课程简易频率计系统设计的核心部分，此处程序实现对于方波频率的测量。需要说明的是，此处所得到的测量结果为频率计选择档位后的值，即输出的频率需要乘以档位，最终所得到数据才为所测量方波的频率值。程序中以0.5Hz频率的时钟信号为基准脉冲，设置在一变量n，当时钟脉冲为高电平时对输入的方波上升沿进行计数，当时钟脉冲为低电平时，计数结束，并输出。由于要求数码显示不能有变化的过程。这里另设一变量m，当时钟脉冲为高电平时将计数值即n的值赋给m，当时钟脉冲为低电平时，将m值送入输出信号q，由于下一个m送入时需要时钟脉冲进入下一个低电平，借此达到输出q值一直不变的要求，程序封装如下图3-7所示：图3-7 计数程序封装图封装图中clkin为经过选档后的方波信号，clk为0.5Hz的计数基准时钟信号。输出信号g5为超量程警告，q为计数得到频率数值。计数程序中包含了系统对于测量数据超量程的处理，当计数值超过9999时，g5就会出现高低电平脉冲的持续变换，硬件中锁一LED灯，将显示不断闪烁。此时为超量程，数码管显示值为错误量。3.4.2 计数程序仿真计数程序仿真波形如下图3-8所示：图3-8 计数程序仿真图由于仿真所限，此处并未使用0.5Hz时钟信号作为输入时钟信号。图中clk时钟频率为0.2MHz，clkin为频率为100MHz，可以看出，clkin为clk频率的500倍，由于只有当clk为高电平时计数，所以得到计数结果q值为250。同理，若clk频率为0.5Hz，则其高电平持续时间即为1s，所得到的计数结果250极为clkin信号相应频率值，即此时输入方波频率为250Hz。此仿真图中并未显示超过量程现象，此功能将在后续说明。3.5 BCD码转换3.5.1 BCD码转换原理由于计数程序输出结果为0到10000范围内的整型数据，若想通过模式5锁定引脚，并在四个数码管上显示，则需要首先对其进行BCD码的转换。该部分程序中也包括系统复位功能的实现。程序中分别设置三个常量a，b，c其值分别为1000，100，10。首先将输入整形数据qi除以a，即1000，得到所得数据即为千位数值x1，令qi减去x1乘以1000，极为qi中除去千位后剩余的三位数值，同理继续进行算法，则能得到百位，十位，个位的数值，即将输入的整型数据qi转换成BCD码完成。因为使用模式5，硬件中自带译码功能，直接可用于数码显示。用四个数码管分别表示千位，百位，十位，个位，再乘以相应档位，即可得到频率计的测量数值如图3-9所示：图 3-9 频率计程序封装图封装图中qi为经过分频后的方波计数得到的数据，为09999范围内的整型数据，d1、d2、d3、d4为四位BCD码，分别表示十进制数的千位、百位、十位、个位的数值。程序中复位信号rst为高电平时，控制四个输出信号都为0，即四个数码管都显示0，达到复位功能。3.5.2 BCD码程序仿真程序仿真图如下图3-10所示：图3-10 BCD码程序仿真图程序仿真前输入信号qi值分别设置了9999，8649，4561三个值，并设置两个rst的正脉冲。由上图中可以看到，其中当qi为9999时，由于复位信号rst为高电平，所以所有四个输出信号值皆为0，当qi值为8649时，复位rst为0，所以d1、d2、d3、d4分别为8，6，4，9四个值。同样，当qi值为4561时，四位BCD，码显示4，5，6，1，其中当rst出现一个正脉冲时，d1，d2，d3，d4再次置零，当rst恢复低电平时，继续显示4，5，6，1。3.6 顶层文件3.6.1 顶层文件介绍及仿真该程序分为五个部分，分别实现预定的功能，然后通过元件例化的方式，组合在一起，编写顶层文件，组合在一起，形成整个系统，各功能相互配合以实现简易频率计的设计，封装图如图3-11所示：图3-11 顶层文件封装图顶层文件程序中设置一系列的信号，将五个部分的程序输入输出信号相对应的连接起来，并与整个系统的封装引脚相对应。同时将五个程序分别编译后生成的.vhd文件加载进来，然后进行编译，仿真。系统基本原理，其生成的原理框图和系统的封装图在第一部分已有介绍，这里不再赘述。图3-12为顶层文件仿真图。由于仿真所限，此处并未按实际需要进行参数设定。顶层文件程序仿真前，系统时钟频率clk设定为0.5MHz，预测试方波频率值设定为100MHz，由图中可已看出，此时频率计使用k3档进行测试，所得到的数据为16，该数据再乘以100得到的最后值1600才为仿真欲要得到的数据。以此比例，系统时钟和预测试方波频率都缩小62500倍，则此时系统时钟频率将为8Hz，预测试方波频率为1600Hz，由于按照相同比例变化，所得结果不变，即测试所得数据1600为方波的频率值。仿真时设定了复位参数，由图中可看出当复位信号rst为高电平时，所有的输出都会置零或变为低电平，可实现总体复位功能。该系统含有对于预测试频率超量程的标志，如下图3-13所示：图3-12 顶层文件程序仿真图图3-13 测量超量程仿真由于频率计设计包括了四个档位，其中乘1档测试频率范围为1Hz9999Hz，乘10档测试频率范围为10Hz99990Hz，乘100档测试频率范围为100Hz999900Hz，乘1000档测试频率范围为1000Hz9999000Hz，所以相对应的档位，预测试的频率一旦超过量程就会出现错误显示。这里已乘1档为例，仿真参数中k1为高电平，系统时钟信号clk频率设定为0.05MHz，预测方波频率设定为100MHz，则需程序中计数器计到16000，超过范围，所示输出信号g5会出现正脉冲信号，若硬件锁定在一个LED灯引脚，则会不断亮灭闪烁，以表示超量程，此时数码管数据错误。3.6.2 简易频率计硬件显示顶层文件编译仿真完成后要对顶层文件程序中各个输入输出信号进行引脚锁定，值得说明的是，硬件试验箱选用模式5方式，其中数码管自带译码功能。系统时钟引脚应锁定为左侧clk2引脚（54），预测方波clkin锁定右侧clk1引脚（126）。具体引脚锁定如下图3-14中所示。图3-14 引脚锁定图锁定引脚完成后，对程序再次进行编译，然后下载到硬件中，通过硬件操作，测试简易频率计的各项功能，包括1Hz10MHz频率测试，数据在四个数码管上的显示，频率计档位切换，复位功能，超量程标志等。4 总结本次EDA课程设计题目为简易数字频率计设计，实现对于1Hz10MHz频率范围的方波频率进行测量，并在四位数码管上显示。该频率计包括四个档位，具有记忆功能，拥有一个整体的复位控制。此次课设需要用硬件描述语言（VHDL）编写程序，并在Quartus II软件平台上进行程序的编译和仿真，锁定引脚并下载到可编程逻辑器件（试验箱）中，进行硬件的测试。此次EDA课程设计历时一周时间，独立并与同学探讨合作完成简易数字频率计系统的设计。此次程序的编写采用元件例化的形式，经过思考和相互间的分析讨论，将整个系统划分五个功能模块，彼此配合进行五个功能模块设计和程序的编写。其间，我亦遇到许多问题，诸如整个系统核心模块计数过程的实现，时钟频率的设定，将整形数据转换成BCD码显示的算法等等。经历一周时间的不懈努力以及老师和同学的帮助，我终于完成预定的目的，完成整个简易数字频率计的设计。虽然其中遇到很多困难，很多问题，但是在老师同学的帮助以及自己的努力下都能够得以顺利的找到解决办法或者改进的方法，并让自己得到提高，从学习中找到了快乐。EDA技术对于我们信息工程通信专业的学生来说是一本很重要的专业技术课程，EDA技术极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度，是一门实际应用很广泛的技术。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。所以，EDA课程的学习对于我们自身素质和能力的提高有十分重要的积极作用，应该很认真的学习。参考文献1.Voknei A.Pedroni.VHDL数字电路设计教程.电子工业出版社,2008.52.潘松,黄继业.EDA技术实用教程(第二版).科学出版社,2005.23.焦素敏.EDA应用技术.清华大学出版社,2002.44.张昌凡等.可编程逻辑器件及VHDL设计技术M.广州:华南理工大学出版社,20015.曾繁泰,陈美金.VHDL程序设计M.北京:清华大学出版社,2001附录顶层文件程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity plj isport(clkin,clk,rst:in std_logic; k1,k2,k3,k4:in std_logic; g1,g2,g3,g4,g5:out std_logic; d1,d2,d3,d4:out std_logic_vector(3 downto 0);end plj;architecture bhv of plj issignal h0,h1,h2,h3:std_logic;signal s0,s1,s2:std_logic;signal p0:integer range 0 to 10000;component fp isport(clkin1:in std_logic; ao,bo,co,do:buffer std_logic);end component;component wx isport(ai,bi,ci,di,rst:in std_logic; k1,k2,k3,k4:in std_logic; g1,g2,g3,g4:out std_logic; clkin0:out std_logic);end component;component sz isport(clki:in std_logic; clko:buffer std_logic); end component; component js is port(clkin,clk:in std_logic; g5:out std_logic; q:out integer range 0 to 10000); end component; component bcd is port(qi:in integer range 0 to 10000; rst:in std_logic; d1,d2,d3,d4:buffer std_logic_vector(3 downto 0); end component; begin u1:fp port map(clkin1=clkin,ao=h0,bo=h1,co=h2,do=h3); u2:wx port map(k1=k1,k2=k2,k3=k3,k4=k4,ai=h0,bi=h1,ci=h2,di=h3, rst=rst,clkin0=s0,g1=g1,g2=g2,g3=g3,g4=g4); u3:sz port map(clki=clk,clko=s1); u4:js port map(clkin=s0,clk=s1,g5=g5,q=p0); u5:bcd port map(qi=p0,rst=rst,d1=d1,d2=d2,d3=d3,d4=d4); end bhv;分频程序u1：library ieee;use ieee.std_logic_1164.all;entity fp isport(clkin1:in std_logic; ao,bo,co,do:buffer std_logic);end fp;architecture bhv of fp isbeginao=clkin1;process(clkin1)variable nu,nu1,nu2:integer range 0 to 1000:=0;beginif(clkin1event and clkin1=1)then nu:=nu+1;nu1:=nu1+1;nu2:=nu2+1;if(nu=5)then bo=not bo; nu:=0;end if;if(nu1=50)then co=not co; nu1:=0;end if;if(nu2=500)then do=not do; nu2:=0;end if;end if;end process;end bhv;位选程序u2：library ieee;use ieee.std_logic_1164.all;entity wx isport(ai,bi,ci,di,rst:in std_logic; k1,k2,k3,k4:in std_logic; g1,g2,g3,g4:out std_logic; clkin0:out std_logic);end wx;architecture bhv of wx isbegin process(rst,k1,k2,k3,k4,ai,bi,ci,di)beginif(rst=1)then g1=0;g2=0;g3=0;g4=0;clkin0=0;elsif(k1=1)then g1=1;g2=0;g3=0;g4=0; clkin0=ai;elsif(k2=1)then g1=0;g2=1;g3=0;g4=0; clkin0=bi;