eda教程时钟分频电路.ppt

2019 12 23 1 计算机 计算机eda设计 实验教程 实验一时钟分频电路 北航计算机学院艾明晶 2019 12 23 2 内容概要 实验目的实验要求实验原理实验内容实验报告 2019 12 23 3 实验目的 了解时钟分频电路的原理 掌握使用always块结构和if else语句实现时序逻辑电路的方法 掌握使用reg型变量实现同步计数器的方法 掌握veriloghdl语言中parameter常量及if语句的用法 学习和掌握采用modelsim软件进行功能仿真的方法 2019 12 23 4 实验要求 设计两个时钟分频电路输入信号时钟信号clki清零脉冲clr 高有效 输出信号输出时钟信号clko 1 假设输入时钟周期为1ms 设计分频电路1 使输出时钟周期为10ms 并采用同步清零方式 2 假设输入时钟频率50mhz 设计分频电路2 使输出时钟周期为1ms 并采用异步清零方式 2019 12 23 5 实验原理 时钟分频电路原理异步二进制加法计数器用n个t 触发器 实现对输入时钟的2n分频 将低位触发器的输出 接到高一位触发器的cp端 下降沿触发时 最高位触发器的输出 即为对输入时钟的2n分频信号 2019 12 23 6 实验原理 时钟分频电路原理同步二进制加法计数器 推荐 用n个t触发器 实现对输入时钟的2n分频 即第一级触发器的t1 1 第二级触发器在第一级触发器为1时 再来计数脉冲才翻转 因此t2 q1 第三级触发器在第一级 第二级触发器都为1时 再来计数脉冲才翻转 因此t3 q2 q1 依此类推 第n级触发器的tn qn 1 q2 q1 最高位触发器的输出 即为对输入时钟的2n分频信号 2019 12 23 7 如何实现非2n分频的整数分频 可使用reg型变量实现计数器的功能 用parameter常量设定计数器的宽度 当计数器的值达到此宽度时 计数器重新回到0状态 否则继续计数 reg 3 0 count parametercount width 10 beginif count count width 1 count 0 elsecount count 1 endclkout count 3 若电路没有特殊要求 可用加法计数器的最高位输出作为分频电路的输出 否则根据实际要求对分频电路的输出进行赋值 2019 12 23 8 实验内容 用veriloghdl语言设计 1ms 10ms 分频电路1 用加法计数器的最高位输出作为分频电路的输出 2019 12 23 9 2 修改程序 使输出时钟clko在计够10个数后才有一个正跳变 采用非阻塞赋值语句 clkout只在计数值为9时为 1 其他时候都为 0 采用非阻塞赋值 clkout比count值正好滞后一个时钟周期 2019 12 23 10 3 设计电路使输出时钟信号的前半周为低电平 后半周为高电平 提示 当计数器计到分频系数的一半时 计数器清零 且clkout翻转 clkout clkout 2019 12 23 11 用veriloghdl语言设计 20ns 1ms 分频电路1 用加法计数器的最高位输出作为分频电路的输出 2019 12 23 12 2 修改程序 使输出时钟clkout在计够50000个数后才有一个正跳变 2019 12 23 13 3 采用modelsim软件进行功能仿真 提示 在测试文件中时钟激励的周期设为20ns 仿真结束时间设为3ms 2019 12 23 14 实验报告 在第一个分频电路中 三种方法的仿真波形有何不同 哪种波形更合理 仿真中是否出现竞争冒险 若有 如何解决 给出每种方法的时序仿真波形截图