数字集成电路-频率计.doc

河海大学物联网与工程学院课程设计报告 题 目 数字频率计设计 专 业 电子科学与技术 授课班号 275901 学 号 学生姓名 指导教师 单明雷 完成时间 2013年6月26日 课程设计（报告）任务书（理 工 科 类）、课程设计（报告）题目： 数字频率计设计 、课程设计（论文）工作内容一、课程设计目标集成电路课程设计的性质是实践性强、内容新，强调软、硬件设计及系统设计综合能力的培养，通过该课程的学习，学生能够在学习完集成电路设计相关课程、HDL及系统设计，并具有一定的SOPC设计基础后，更近一步掌握集成电路设计设计流程，加强电路级、系统级的集成电路设计能力。由于设计工具的飞速发展，使得当前数字集成电路设计可以相互独立的分为逻辑设计（前端）和电路实现（后端）。本课程设计的任务主要着眼于前端设计。教学目标主要是使学生掌握利用相关的EDA开发工具、HDL语言，设计半定制的集成电路或可编程片上系统的方法，独立完成电路或系统设计、综合和测试全过程。二、研究方法及手段应用设计一简易数字频率计，该频率计可设置采用直接测频法或周期测频法进行测频，要求使用Verilog HDL进行设计描述、测试平台编写，并进行仿真和时序分析。三、课程设计预期效果1、完成实验环境搭建；2、完成数字频率计的功能设计与综合；3、完成modelsim软件仿真，确定程序代码正确性；4、对程序进行逻辑综合和门级后仿真。学生姓名： 专业年级： 电子科学与技术 2010级摘要数字频率计是采用数字电路制做成的能实现对周期性变化信号频率测量的仪器。频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。其扩展功能可以测量信号的周期和脉冲宽度。本次课设中主要是测试方波的频率。此次课程设计只做软件部分，不做硬件实现，而数字频率计的核心是计数器，利用计数器去计数一定时间内被测方波上升沿个数，从而达到测试频率的功能。本设计最重要的任务就是就是用verilog HDL编写计数器的程序，然后利用modelsim实现模块的综合与仿真，最终实现功能。【关键词】数字频率计数器 verilog HDL语言编程 仿真 ABSTRACTDigital frequency meter is to use made of digital circuit system can realize the periodic variation signal frequency measurement instrument. Frequency meter is mainly used for measurement of sine wave, rectangular wave, triangular wave and pulse frequency of periodic signal values. Its extension can be measured signal cycle and pulse width. This class is primarily to test the frequency of square wave in the set.The course design of software part, only do not do the hardware implementation, and is the core of the digital frequency meter counter, using counter to count a certain period of time measured along a number of square wave rise, so as to achieve the function of the test frequency. This design is the most important task is the program is written in verilog HDL counter, and then using modelsim module integrated with simulation, finally realizes the function【Keyword】：The digital frequency counter Verilog HDL language programming Simulation第一章 系统设计第一节 课题目标及方案选择1.课题目标：1、学习数字频率计相关知识进行系统构架设计、模块划分和算法分析；2、使用Verilog HDL设计一简易数字频率计，要求具有测量被测时钟频率的功能；3、要求使用Verilog HDL进行设计描述、测试平台编写，并进行仿真和时序分析。2.方案选择：本次课设我们组考虑了两种测量方案：方案一是.利用已知时钟确定1微秒的时间，观察被测时钟在这段时间内有多少周期，从而确定频率。该方案的有点是可以有较广的测量范围，缺点是不能测量低频信号。方案二是确定一个被测时钟的周期，观察这个周期内有多少个标准时钟，这个方案的优点是可以测量频率比较低的信号，但不能测量高频信号，测量高频信号时会出现极大的误差。在本次课设中，我们小组选择了方案一。第二节 设计的实现1. 功能整体框图：时钟100Mhz被测时钟分频计数器1计数1us计数器2计数1us内的周期输出被测频率2. 数字频率计数器的基本原理： 该系统有一个时钟输入和一个复位输入，一个频率计数输出。被测信号由输入时钟分频得到，标准时钟为输入时钟。程序工作时，先由计数器1计数100（确定一个1微秒的时间）后，给计数器2一个信号，使计数器2开始工作，计数在1微秒的时间内，有多少个被测的时钟上升，由此可以算出被测信号的频率。3. 系统组成模块简介1）.顶层模块顶层模块是系统程序的主模块，定义了最终设计的输入输出、控制端口，实现对各子模块调度，确定最终功能。module counter(clk,t,rst,result); input clk,rst; /clk为输入时钟 rst为异步清零端 input 5:0t; / t为被测时钟的分频数 output 5:0result; / result为被测频率的输出 wire clk,rst; wire5:0t; reg sig,sign,tclk; / sig和sign为计数器1和计数器2相互联系的中间量。tclk为被测时钟 reg 5:0result; /result为输出 reg 6:0count; /计数器1的计数量 reg 5:0cnt; /计数器2的计数量reg 5:0cn; /分频模块的分频参数2）.分频模块对输入时钟进行分频得到被测时钟always(posedge clk or negedge rst) begin if(!rst) begin cn=0; tclk=0; end else if(cn=t) begin tclk=tclk; cn=0; end else cn=cn+1; end3）.计数器1模块 对输入信号的计数，确定1微秒的时间量。always(posedge clk or negedge rst) begin if(!rst) begin count=0; sig=1; end else if(sign=1) begin count=0; sig=100) begin sig=0; end else begin count=count+1; end end end4）.计数器2模块 对被测时钟进行计数。确定1微秒的时间内有多少被测时钟的上升沿。always (posedge tclk or negedge rst) begin if(!rst) begin result=0; cnt=0; sign=0; end else if(count=7b0) begin cnt=0; sign=0; end else if(sig=0) begin sign=1; result=cnt; end else begin cnt=cnt+1; end end第二章 结果与讨论第一节 实验中遇到的问题 在程序编写过程中，我们遇见了如下问题： （1）.测试程序的输出位数与程序中的不符合。我们通过修改程序解决问题。 （2）.在程序Modelsim仿真通过后，不能进行综合（综合要求if判断语句中不能有两个条件，并且不能进行运算）。我们通过修改源程序解决了这个问题。 （3）.后仿真的出的结果与前仿真的结果不一致。我们通过修改源程序后从新进行综合和后仿真解决这个问题。第二节 实验结论1.Modelsim前仿真的测试波形：2.Modelsim前仿真的测试波形：3.从综合报告中我们可以看出，该设计的面积是71261.867316um2. total references 为 4061.534476。程序共有15条路径，所有的路径的Slack值均为正值，即所有的路径Timing均满足设计约束条件。情况最差的一条路径的Slack值为2.67576，这条路径通常称为关键路径（Critical Path）。最为松弛的一条路径为4.62954。另综合生成的报告见附录。第三章 心得与体会这次数字集成电路课程设计我们历时两个星期，经过这两个星期的实践和体验下来，对我来说学到的不仅是那些知识，更多的是团队和合作。现在想来，也许学校安排的课程设计有着它更深层的意义吧，它不仅仅让我们综合那些理论知识来运用到设计和创新，还让我们知道了一个团队凝聚在一起时所能发挥出的巨大潜能! 过没想到这项看起来不需要多少技术的工作却是非常需要耐心和精力在两个星期后的今天我已明白课程设计对我来说的意义，它不仅仅是让我们把所学的理论知识与实践相结合起来，提高自己的实际动手能力和独立思考的能力，更重要的是同学间的团结。作为一电科专业的大三学生，我觉得做数字集成电路课程设计是十分有意义的，而且是十分必要的。在已度过的大学时间里，我们大多数接触的是专业课。我们在课堂上掌握的仅仅是专业课的理论知识，如何去锻炼我们的实践能力？如何把我们所学的专业基础课理论知识运用到实践中去呢？我想做类似的课程设计就为我们提供了良好的实践平台。同时通过这次课设，我还复习了各种软件的使用以及加深了对所学知识的理解。总之通过这次课设我即学到了知识，同时让我了解到了团队的重要性。参考文献【1】.周润德 等译 数字集成电路电路.系统与设计. 电子工业出版社【2】. 曾烈光，金德鹏等. 专用集成电路设计. 华中科技大学出版社【3】. 夏宇闻. Verilog数字系统设计教程. 北京航空航天大学出版社附录源程序：module counter(clk,t,rst,result); input clk,rst; input 5:0t; output 5:0result; wire clk,rst; wire5:0t; reg sig,sign,tclk; reg 5:0result; reg 6:0count; reg 5:0cnt; reg 5:0cn; always(posedge clk or negedge rst) begin if(!rst) begin cn=0; tclk=0; end else if(cn=t) begin tclk=tclk; cn=0; end else cn=cn+1; end always(posedge clk or negedge rst) begin if(!rst) begin count=0; sig=1; end else if(sign=1) begin count=0; sig=100) begin sig=0; end else begin count=count+1; end end end always (posedge tclk or negedge rst) begin if(!rst) begin result=0; cnt=0; sign=0; end else if(count=7b0) begin cnt=0; sign=0; end else if(sig=0) begin sign=1; result=cnt; end else begin cnt=cnt+1; end end endmodule面积报告 Report : areaDesign : counterVersion: D-2010.03-SP2Date : Wed Jun 26 13:52:11 2013Library(s) Used: slow (File: /apps/library/SMIC018Digital/synopsys/slow.db)Number of ports: 14Number of nets: 146Number of cells: 105Number of references: 31Combinational area: 1972.555228Noncombinational area: 2088.979248Net Interconnect area: 67200.332840 Total cell area: 4061.534476Total area: 71261.867316Constraint报告Report : constraint -all_violators -verboseDesign : counterVersion: D-2010.03-SP2Date : Wed Jun 26 13:52:20 2013 Net: rst max_transition 4.50 - Transition Time 57.20 - Slack -52.70 (VIOLATED) List of pins on net rst with transition violations : - Required Actual Transition Transition Slack - PIN : U85/A 4.50 57.20 -52.70 (VIOLATED) PORT : rst 4.50 57.20 -52.70 (VIOLATED) Net: t0 max_transition 4.50 - Transition Time 57.20 - Slack -52.70 (VIOLATED) List of pins on net t0 with transition violations : - Required Actual Transition Transition Slack - PIN : U47/A 4.50 57.20 -52.70 (VIOLATED) PORT : t0 4.50 57.20 -52.70 (VIOLATED) Net: t1 max_transition 4.50 - Transition Time 57.20 - Slack -52.70 (VIOLATED) List of pins on net t1 with transition violations : - Required Actual Transition Transition Slack - PIN : U49/A 4.50 57.20 -52.70 (VIOLATED) PORT : t1 4.50 57.20 -52.70 (VIOLATED) Net: t2 max_transition 4.50 - Transition Time 57.20 - Slack -52.70 (VIOLATED) List of pins on net t2 with transition violations : - Required Actual Transition Transition Slack - PIN : U43/A 4.50 57.20 -52.70 (VIOLATED) PORT : t2 4.50 57.20 -52.70 (VIOLATED) Net: t3 max_transition 4.50 - Transition Time 57.20 - Slack -52.70 (VIOLATED) List of pins on net t3 with transition violations : - Required Actual Transition Transition Slack - PIN : U44/A 4.50 57.20 -52.70 (VIOLATED) PORT : t3 4.50 57.20 -52.70 (VIOLATED) Net: t4 max_transition 4.50 - Transition Time 57.20 - Slack -52.70 (VIOLATED) List of pins on net t4 with transition violations : - Required Actual Transition Transition Slack - PIN : U45/A 4.50 57.20 -52.70 (VIOLATED) PORT : t4 4.50 57.20 -52.70 (VIOLATED) Net: t5 max_transition 4.50 - Transition Time 57.20 - Slack -52.70 (VIOLATED) List of pins on net t5 with transition violations : - Required Actual Transition Transition Slack - PIN : U46/A 4.50 57.20 -52.70 (VIOLATED) PORT : t5 4.50 57.20 -52.70 (VIOLATED) Net: n58 max_transition 4.50 - Transition Time 8.68 - Slack -4.18 (VIOLATED) List of pins on net n58 with transition violations : - Required Actual Transition Transition Slack - PIN : U50/A 4.50 8.68 -4.18 (VIOLATED) PIN : U88/A1 4.50 8.68 -4.18 (VIOLATED) PIN : U89/A1 4.50 8.68 -4.18 (VIOLATED) PIN : U90/A1 4.50 8.68 -4.18 (VIOLATED) PIN : U91/A1 4.50 8.68 -4.18 (VIOLATED) PIN : U92/A1 4.50 8.68 -4.18 (VIOLATED) PIN : U93/A1 4.50 8.68 -4.18 (VIOLATED) PIN : U100/B0 4.50 8.68 -4.18 (VIOLATED) PIN : U99/B1 4.50 8.68 -4.18 (VIOLATED) PIN : U98/B1 4.50 8.68 -4.18 (VIOLATED) PIN : U97/B1 4.50 8.68 -4.18 (VIOLATED) PIN : U96/B1 4.50 8.68 -4.18 (VIOLATED) PIN : U95/B1 4.50 8.68 -4.18 (VIOLATED) PIN : U94/B1 4.50 8.68 -4.18 (VIOLATED) PIN : U41/Y 4.50 8.68 -4.18 (VIOLATED) Net: rst max_capacitance 0.31 - Capacitance 5.05 - Slack -4.74 (VIOLATED) Net: t0 max_capacitance 0.31 - Capacitance 5.05 - Slack -4.74 (VIOLATED) Net: t1 max_capacitance 0.31 - Capacitance 5.05 - Slack -4.74 (VIOLATED) Net: t2 max_capacitance 0.31 - Capacitance 5.05 - Slack -4.74 (VIOLATED) Net: t3 max_capacitance 0.31 - Capacitance 5.05 - Slack -4.74 (VIOLATED) Net: t4 max_capacitance 0.31 - Capacitance 5.05 - Slack -4.74 (VIOLATED) Net: t5 max_capacitance 0.31 - Capacitance 5.05 - Slack -4.74 (VIOLATED) Net: n58 max_capacitance 0.31 - Capacitance 0.76 - Slack -0.45 (VIOLATED) Design: counter max_area 0.00 - Current Area 71261.87 - Slack -71261.87 (VIOLATED)Reference报告 Report : referenceDesign : counterVersion: D-2010.03-SP2Date : Wed Jun 26 13:52:29 2013Attributes: b - black box (unknown) bo - allows boundary optimization d - dont_touch mo - map_only h - hierarchical n - noncombinational r - removable s - synthetic operator u - contains unmapped logicReference Library Unit Area Count Total Area Attributes-ADDHXL slow 36.590401 8 292.723206 rAND4X2 slow 19.958401 3 59.875202 BUFX3 slow 13.305600 1 13.305600 BUFX20 slow 53.222401 6 319.334404 CLKBUFXL slow 13.305600 1 13.305600 CLKINVX3 slow 9.979200 3 29.937601 DFFRHQX1 slow 69.854401 2 139.708801 nDFFRHQXL slow 69.854401 4 279.417603 nDFFRX1 slow 76.507202 13 994.593628 nDFFRXL slow 76.507202 8 612.057617 nDFFSX1 slow 63.201599 1 63.201599 nDLY1X1 slow 19.958401 6 119.750404 INVX1 slow 6.652800 2 13.305600 INVXL slow 6.652800 1 6.652800 NAND2BX1 slow 13.305600 1 13.305600 NAND2X2 slow 16.632000 1 16.632000 NOR2BX1 slow 13.305600 3 39.916800 NOR2BX2 slow 19.958401 1 19.958401 NOR2BXL slow 13.305600 4 53.222401 NOR2X1 slow 9.979200 2 19.958401 NOR2X2 slow 16.632000 1 16.632000 NOR3X1 slow 13.305600 1 13.305600 OAI2BB2X1 slow 23.284800 13 302.702394 OAI21XL slow 13.305600 2 26.611200 OAI22X1 slow 19.958401 2 39.916801 OAI22XL slow 19.958401 6 119.750404 OAI31X1 slo