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西安电子科技大学考试时间 分钟试 题题号一二三四五六七八九十总分分数1.考试形式：闭（开）卷；2.本试卷共 四 大题，满分100分。班级 学号 姓名 任课教师 一、 选择题（每题2分，共18分）1. 下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？（ A ） (A) 开关级 (B)门电路级 (C) 体系结构级 (D) 寄存器传输级2.在verilog中，下列语句哪个不是分支语句？（ D ）(A) if-else(B) case(C) casez(D) repeat3下列哪些Verilog的基本门级元件是多输出（ D ）(A) nand(B) nor(C) and(D) not4Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（ B ）(A) supply(B) strong(C) pull(D) weak5.元件实例语句“notif1 #(1:3:4,2:3:4,1:2:4) U1(out,in,ctrl);”中截至延迟的典型值为（ B ）(A) 1(B) 2(C) 3(D) 46已知 “a =1b1; b=3b001;”那么a,b（ C ）(A) 4b0011(B) 3b001(C) 4b1001(D) 3b1017.根据调用子模块的不同抽象级别，模块的结构描述可以分为（ABC ）(A) 模块级 (B)门级 (C) 开关级 (D) 寄存器级8在verilog语言中，a=4b1011，那么 &a=（D ）(A) 4b1011(B) 4b1111(C) 1b1(D) 1b09在verilog语言中整型数据与（ C ）位寄存器数据在实际意义上是相同的。(A) 8(B) 16(C) 32(D) 64二、 简答题（2题，共16分）1Verilog HDL语言进行电路设计方法有哪几种（8分）1、自上而下的设计方法（Top-Down）2、自下而上的设计方法（Bottom-Up）3、综合设计的方法2specparam语句和parameter语句在参数说明方面不同之处是什么（8分）。1、specparam语句只能在延时的格式说明块（specify块）中出现，而parameter语句则不能在延时说明块内出现2、由specparam语句进行定义的参数只能是延时参数，而由parameter语句定义的参数则可以是任何数据类型的参数3、由specparam语句定义的延时参数只能在延时说明块内使用，而由parameter语句定义的参数则可以在模块内（该parameter语句之后）的任何位置说明三、 画波形题（每题8分，共16分）1. 根据下面的程序，画出产生的信号波形（8分）module para_bloc_nested_in_seri_bloc(A,B); output A,B; reg a,b; initial begin A=0; B=1; #10 A=1; fork B=0; #10 B=1; #20 A=0; join #10 B=0; #10 A=1; B=1; end endmodule 2. 根据下面的程序，画出产生的信号波形（8分）module signal_gen1(d_out);output d_out;reg d_out;initialbegin d_out=0; #1 d_out=1; #2 d_out=0; #3 d_out=1; #4 d_out=0;endendmodule四、 程序设计（4题，共50分）1. 试用verilog语言产生如下图所示的测试信号（12分）module signal_gen9(clk,in1,in2);output in1,in2,clk;reg in1,in2,clk;initial begin in1=0; in2=1; clk=0; endinitial begin #15 in1=1 #10 in1=0; #5 in1=1; #10 in1=0; endinitial begin #5 in2=0; #5 in2=1; #25 in2=0; endalways begin #5 clk=clk; endendmodule2试用verilog语言，利用内置基本门级元件，采用结构描述方式生成如图所示的电路（12分）module MUX4x1(Z,D0,D1,D2,D3,S0,S1);output Z;inout D0,D1,D2,D3,S0,S1;and u0 (T0, D0, S0bar, S1bar) , u1（T1, D1, S0bar, S1), u2 (T2, D2, S0, S1bar), u3 (T3, D3, S0, S1) ,not u4 (S0bar, S0), u5 (S1bar, S1);or u6 (Z, T0, T1, T2, T3);endmodule3. 试用verilog语言描述：图示为一个4位移位寄存器，是由四个D触发器（分别设为U1，U2，U3，U4）构成的。其中seri_in是这个移位寄存器的串行输入；clk为移位时脉冲输入；clr为清零控制信号输入；Q1Q3则为移位寄存器的并行输出。（14分）module d_flop(q,d,clr,clk); output q; input d,clr,clk; reg q; always (clr) if(!clr) assign q=0; else deassign q; always (negedge clk) q=d;endmodulemodule shifter(seri_in,clk,clrb,Q); input seri_in,clk,clrb; output3:0 Q; d_flop U1(Q0,seri_in,clrb,clk), U2(Q1,Q0,clrb,clk), U3(Q2,Q1,clrb,clk), u4(Q3,Q2,clrb,clk); endmodule4利用有限状态机，以格雷码编译方式设计一个从输出信号序列中检测出101信号的电路图，其方块图、状态图和状态表如图表示。（12分）module melay(clk,Din,reset,Qout);input clk,reset;input Din;output Qout;reg Qout;parameter1:0 S0=2b00,S1=2b01,S2=2b11;reg1:0 CS;reg1:0 NS;always (posedge clk or posedge reset) begin if(reset=1b01) CS=S0; else CS=NS; end always (CS or Din) begin case(CS) S0:beign if(Din=1b0) begin NS=S0; Qout=1b0; end else begin NS=S1; Qout=1b0; end end S1:begin if(Din=1b0) begin NS=S2; Qout=1b0; end else begin NS=S1; Qout=1b0; end end S2:beign if(Din=1b0) begin NS=S0; Qout=1b0; end else begin NS=S1; Qout=1b0; end end endcase end endmodule填空题（10分,每小题1分）1.用EDA技术进行电子系统设计的目标是最终完成ASIC的设计与实现。2.可编程器件分为FPGA和CPLD。3.随着EDA技术的不断完善与成熟，的设计方法更多的被应用于VerilogHDL设计当中。4.目前国际上较大的PLD器件制造公司有和公司。5.完整的条件语句将产生电路，不完整的条件语句将产生电路。6.阻塞性赋值符号为，非阻塞性赋值符号为。二、选择题(10分，每小题2分)1.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是。AFPGA全称为复杂可编程逻辑器件；BFPGA是基于乘积项结构的可编程逻辑器件；C基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D在Altera公司生产的器件中，MAX7000系列属FPGA结构。2.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入综合_适配编程下载硬件测试。正确的是。功能仿真时序仿真逻辑综合配置分配管脚ABCD3.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化。流水线设计资源共享逻辑优化串行化寄存器配平关键路径法ABCD4.下列标识符中，_是不合法的标识符。A9moonBState0CNot_Ack_0Dsignall5.下列语句中，不属于并行语句的是：_A过程语句Bassign语句C元件例化语句 Dcase语句三、EDA名词解释（10分）写出下列缩写的中文含义：ASIC： RTL：FPGA： SOPC：CPLD： LPM：EDA： IEEE：IP： ISP：四、简答题（10分）1.简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题4分）。2.简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？FSM的三段式描述风格中，三段分别描述什么？（本题6分）五、程序注解（20分,每空1分）moduleAAA(a,b);outputainput6:0breg2:0sum;integeri;regaalways(b)beginsum=0;for(i=0;i=6;i=i+1)if(bi)sum=sum+1;if(sum2)a=1;elsea=0;endendmodule本程序的逻辑功能是：四、VerilogHDL语言编程题（1、2小题10分，3小题20分）要求：写清分析设计步骤和注释。1.试用VerilogHDL描述一个带进位输入、输出的8位全加器。端口：A、B为加数，CI为进位输入，S为和，CO为进位输出2.编写一个带异步清零、异步置位的D触发器。端口：CLK为时钟，D为输入，CLK为清零输入端，SET为置位输入端；Q输出端。3.设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。端口设定如下：输入端口：CLK：时钟，RST：复位端，EN：时钟使能端，LOAD：置位控制端，DIN：置位数据端；输出端口：COUT：进位输出端，DOUT：计数输出端。一、填空题（每空2分，共20分）1、ASIC2、FPGA和CPLD。3、自顶向下4、Altera和Xilinx5、组合时序6、=二、选择题(10分，每小题2分)1、C2、B3、B4、A5、D三、EDA名词解释（10分）ASIC专用集成电路RTL寄存器传输级FPGA现场可编程门阵列SOPC可编程片上系统CPLD复杂可编程逻辑器件LPM参数可定制宏模块库EDA电子设计自动化IEEE电子电气工程师协会IP知识产权核ISP在系统编程四、简答题（10分）1、简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题4分）。答：非阻塞（non-blocking)赋值方式(b=a)：b的值被赋成新值a的操作,并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞（blocking)赋值方式(b=a)：b的值立刻被赋成新值a；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。2、简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？FSM的三段式描述风格中，三段分别描述什么？（本题6分）答：Mearly型，Moore型；前者与输入与当前状态有关，而后者只和当前状态有关；Binary，Gray，One-Hot编码；分别为状态保存，状态切换，输出；五、程序注解（20分,每空1分）本程序的逻辑功能是：7人投票表决器。六、VerilogHDL语言编程题（1、2小题10分，3小题20分）要求：写清分析设计步骤和注释。1.试用VerilogHDL描述一个带进位输入、输出的8位全加器。端口：A、B为加数，CIN为进位输入，S为和，COUT为进位输出moduleadd4v(a,b,ci,s,co);input3:0a,b,ci;output3:0s;outputco;wire3:0carry;functionfa_s(inputa,inputb,inputci);fa_s=abci;endfunctionfunctionfa_c(inputa,inputb,inputci);fa_c=a&b|a&ci|b&ci;endfunctionassigns0=fa_s(a0,b0,ci);assigncarry0=fa_c(a0,b0,ci);assigns1=fa_s(a1,b1,carry0);assigncarry1=fa_c(a1,b1,carry0);assigns2=fa_s(a2,b2,carry1);assigncarry2=fa_c(a2,b2,carry1);assigns3=fa_s(a3,b3,carry2);assignco=fa_c(a3,b3,carry2);endmodule2.编写一个带异步清零、异步置位的D触发器。3.设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。moduleCNT10(CLK,RST,EN,LOAD,COUT,DOUT,DATA);inputCLK,EN,RST,LOAD,DATA;output3:0DOUT,COUT;reg3:0Q1regCOUTassignDOUT=Q1;always(posedgeCLKornegedgeRST)beginif(!RST)Q1=0;elseif(EN)beginif(!LOAD)Q1=DATA;elseif(Q19)Q1=Q1+1;elseQ19) cout,q1=q1+6;q2=b+b1+cout; if(q29) cout,q2=q2+6;q3=c+c1+cout; if(q39) cout,q3=q3+6;q4=d+d1+cout; if(q49) cout,q4=q4+6;endmodule四、编程 （15分）编程实现带异步清0、异步置1的D触发器。五、编程 （15分）编程实现求补码的程序，输入是带符号的8位二进制数。六、编程 （14分）编程实现一个并行加载串行输出的程序，输入是一个8位的二进制数。二一二一一学年第二学期（B）卷课程名称 Verilog硬件描述语言 适用专业2008电信考试方式（闭）卷 考试时间 (120) 分钟题 号一二 三四五六七总分得 分评卷人备注：所有试题答案必须全部写在试卷答题纸上，试题纸上答题无效。一、 填空题（共10分，每空 2 分）1. 已知x=4b1001,y=4b0110,则x的4位补码为 ，而y的4位的补码为 。2. 在case语句中至少要有一条 语句。3. 两个进程之间是 语句。而在Always中的语句则是 语句。二、简答题（共20分，每小题 5分）1. 进程语句的启动条件是怎样？2. 为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？3. Reg型和wire型信号有什么本质的区别？Reg型信号的初始值一般是什么？4. 在Verilog语言中什么情况下必需使用复合语句？表达一个复合语句的的语法是怎样的？三、改错（15分）/下述是一个实现计数器，并用数码管显示，请把正确的程序写在试卷上module alpher(choice,data,clk) inputs clk;outputs choice, data; 6:0reg count; 3:0always (posedges clk or choice)begin count = count + 1; case (count)4b0000: data = 8b11111100;/(共阴的数字0) 4b0001: data = 8b01100000;4b0010: data = 8b11011010;4b0011: data = 8b11110010;4b0100: data = 8b01100110;4b0101: data = 8b10110110;4b0110: data = 8b10111110;4b0111: data = 8b11100000;4b1000: data = 8b11111110;4b1001: data = 8b11110110;4b1010: data = 8b11101110;4b1011: data = 8b00111110;4b1100: data = 8b10011100;4b1101: data = 8b01111010;4b1110: data 9) cout,q1=q1+6;q2=b+b1+cout; if(q29) cout,q2=q2+6;q3=c+c1+cout; if(q39) cout,q3=q3+6;q4=d+d1+cout; if(q49) cout,q4=q4+6;endmodule四、编程 （15分）编程实现带异步清0、异步置1的D触发器。 module DFF1(q,qn,d,clk,set,reset);input d,clk,set,reset;output q,qn;reg q,qn;always (posedge clk or negedge set or negedge reset)beginif (!reset) beginq = 0; /异步清0，低电平有效qn = 1;endelse if (!set) beginq = 1; /异步置1，低电平有效qn = 0;endelse beginq = d;qn = d;endendendmodule五、编程 （15分）编程实现求补码的程序，输入是带符号的8位二进制数。module test12 (clk, din,dout);input clk; input7:0 din;output 7:0dout;reg 7:0dout;reg x;reg 6:0y;always( clk or din)beginx=din7; /符号位赋给xif(x=1) /当符号位为1，即负数begin y=din6:0; /除符号位之外的7位赋值给ydout6:0=y; /对其取反dout7=x; /符号位不变end elsedout=din; /若符号位不为1，即为0，正数，补码为其本身endendmodule六、编程 （14分）编程实现一个并行加载串行输出的程序，输入是一个8位的二进制数。module test12 (clk, en, d_in, s_out);input clk;input en;input9:0 d_in;output s_out;reg s_out;reg3:0 I;always(posedge clk)beginif(en = 1b1)begin if(I = 4b0000)begins_out = d_in9;end if(I = 4b0001)begins_out = d_in8;end if(I = 4b0010)begins_out = d_in7;end if(I = 4b0011)begins_out = d_in6;end if(I = 4b0100)begins_out = d_in5;end if(I = 4b0101)begins_out = d_in4;end if(I = 4b0110)begins_out = d_in3;end if(I = 4b0111)begins_out = d_in2;end if(I = 4b1000)begins_out = d_in1;end if(I = 4b1001)begins_out 4b1001)beginI = 4b0000;endendendendmodule 二一二一一学年第二学期（B）卷参考答案及评分标准课程名称Verilog硬件描述语言 一、 填空题（共10分，每空 2 分）1. 已知x=4b1001,y=40110,则x的4位补码为4b1111，而y的4位的补码为4b01102. 在case语句中至少要有一条default语句。3. 两个进程之间是并行语句。而在Always中的语句则是顺序语句。二、简答题（共20分，每小题 5 分）1. 进程语句的启动条件是怎样？答：进程语句的启动条件是敏感信号发生变化，则进程语句启动，并且从上到下执行一次，然后就处于等待状态，当敏感信号再发生变化，再从复上述过程。2. 为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？答：这是因为，在Verilog语言中，它是为电路设计而设计的一门语言，它如高级语言不同，若循环的次数不确定，则会带来不确定的延迟，而这在电路中是不允许存在的，故综合只支持次数确定的循环，即对于一个具体的芯片，其延迟是一个定值。3. Reg型和wire型信号有什么本质的区别？Reg型信号的初始值一般是什么？答：Reg型信号用于进程语句中，并且其语句是顺序语句；而wire型信号则用于模块中，并且其语句是并发语句；Reg型信号的初始值一般为左边值，即0。4. 在Verilog语言中什么情况下必需使用复合语句？表达一个复合语句的的语法是怎样的？答：在进程语句中，其条件和循环语句中，只能执行一条语句，当多于一条语句时，则要采用复合语句，复合语句以begin开头，以 end作为结束。三、改错（15分）/下述是一个实现计数器，并用数码管显示： module alpher(choice,data,clk) ;input clk;output6:0 choice, data;reg3:0 count;always (posedge clk or choice)begin count = count + 1; case (count)4b0000: data = 8b11111100;/(共阴的数字0) 4b0001: data = 8b01100000;4b0010: data = 8b11011010;4b0011: data = 8b11110010;4b0100: data = 8b01100110;4b0101: data = 8b10110110;4b0110: data = 8b10111110;4b0111: data = 8b11100000;4b1000: data = 8b11111110;4b1001: data = 8b11110110;4b1010: data = 8b11101110;4b1011: data = 8b00111110;4b1100: data = 8b10011100;4b1101: data = 8b01111010;4b1110: data = 8b10011110; endcasechoice = 8b1000000;/(点亮第