FPGA答辩论文DDS数字部分的逻辑设计.doc

摘 要信号发生器作为电子技术领域中最基本的电子仪器，广泛应用于各个领域中。随着电子信息技术的发展，对其性能的要求也越来越高，如要求频率稳定性高、转换速度快，具有调幅、调频、调相等功能。本论文报告为基于FPGA 的DDS 波形发生器，具有一定的实际意义。通过研究直接数字频率合成器（Direct Digital Frequency Synthesis 简称DDS或DDFS）的基本原理，掌握了DDS 的核心相位累加器的功能；分析了FPGA 的性能结构，了解到DA转换电路与FPGA 之间的通信控制功能；结合外围电路，设计了基于FPGA 的DDS 波形发生器。本系统主要以FPGA芯片EP2C8Q208C8 为核心，辅以必要的模拟电路，在Verilog编写的程序控制下，构成了一个基于直接数字频率合成技术的波形发生器。关键词：FPGA； DDS；波形发生器；Verilog。AbstractSignal generator in the field of electronic technology as the most basic electronic devices, widely used in various fields. With the development of electronic information technology, its performance requirements are also getting higher and higher, such as high-frequency stability requirements, conversion speed, with AM, FM. The topic for the FPGA-based DDS waveform generator, has a practical significance. Through research Direct Digital Synthesis (Direct Digital Frequency Synthesis referred to DDS or DDFS) to the basic principles of the DDS grasp the core of the phase accumulator function of the performance of the FPGA, DA conversion circuit and that communications between the FPGA Control functions in conjunction with the external circuit, the design of the FPGA-based DDS waveform generator. This system is mainly to FPGA chip EP2C8Q208C8 as the core, supplemented by the necessary analogcircuit, in the preparation of the Verilog programming, constitutes a Based on Direct Digital Synthesis technology wave generator. Key words: FPGA; DDS; Waveform Generator; Verilog 目录摘 要.IAbstract.I第一章 绪论.11.1 引言.11.2 国内外现状.11.2.1 国外信号发生器现状.1 1.2.2 国外信号发生器现状.2 1.3 DDS的优劣势.31.3.1 DDS的优点.31.3.2 DDS的缺点.3 1.3.3 单芯片DDS介绍.4 1.4 本论文主要内容.4第二章 FPGA工作原理.6 2.1 FPGA 简介.6 2.1.1 FPGA的发展历程及特性介绍. 2.1.2 FPGA系统结构和资源. 2.1.3 FPGA的设计流程.9 2.2 FPGA实现DDS的方法.11 2.2.1 基于IIR滤波器的DDS.11 2.2.2 基于查表法（LTU）的DDS.13 2.2.3 两种实现方法的比较.17第三章 DDS工作原理.18 3.1 DDS理论可行性.18 3.2 直接数字频率合成基础.19 3.3 DDS的频率分析.20 3.4 DDS输出特性.22 3.4.1 理想情况下的DDS频谱特性.22 3.4.2 非理想情况下的DDS频谱特性.24 3.5 DDS系统输出的杂散信号抑制方法.25 3.5.1 增加波形存储器的有效容量.25 3.5.2 抖动注入技术.25第四章 系统方案及电路设计.27 4.1 系统设计目标.27 4.2 主要器件的选择.27 4.2.1 FPGA主芯片的选择.27 4.2.2 DAC的选择.28 4.3 系统构成.29 4.4 FPGA的设计.29 4.4.1 系统控制模块的设计.29 4.4.2 按键消抖模块设计.33 4.4.3 显示模块设计.34 频率显示模块的设计.34 电压幅值显示模块的设计.36 4.4.4 外围接口电路.36第五章 调试.37第六章 性能结果测试及分析.37 6.1 测试数据.38 6.2 误差分析.406.2.1 幅值量化误差.406.2.2 电源噪声.406.2.3 后级运放产生的误差.40第七章 总结.41致谢.42附录.43附录A (按键消抖程序).43附录B （频率运算控制模块代码）.45附录C （FPGA核心板原理图）.46附录D （按键指示板电路）.48附录E （显示板电路）.48附录F （DA转换板电路）.50参考文献.52第一章 绪论第一章 绪论1.1 引言信号发生器又叫测量用信号源，作为电子技术领域中最基本的电子仪器，广泛应用于各个领域中 蒋志勇.基于FPGA的DDS波形发生器设计J.科技信息.2012.（1）：227-228。信号发生器主要是产生各种不同频率、相位、幅度、波形的各种输出信号，用于各种不同条件、要求、场合的测试领域，以及机械、医疗等需要产生特定输出信号的领域。随着电子技术的发展，信号发生器正向多功能、数字化、自动化的方向发展，对其性能的要求也越来越高，如要求输出频率稳定性高、转换速度快、能够输出任意波等。1.2 国内外现状现在市场上已有的信号发生器有很多种，其电路形式有采用运放及分立元件构成；也有采用单片集成的函数发生器；以及以单片机和FPGA为核心，辅以必要的模拟电路构成的DDS数字信号发生器。在保证信号发生器的稳定性、频率范围、幅值范围等指标的同时，实现对输出信号的频率、相位和幅值的数字控制是现代信号发生器的发展方向。1.2.1 国外信号发生器现状当今信号发生器的国外生产厂家主要有德国的R&S公司、日本的菊水(Kikusui)和Leada公司、美国的安捷伦(Agilent)公司和泰克(Tektonix)公司等 邓斌.电子测量仪器M.北京:国防工业出版社，2008。安捷伦(Agilent)公司和泰克(Tektonix)公司是国际电子测量公司的代表。Agi1ent公司最新出品的M8190A 12GSa/s 任意波形发生器主要特性与技术指标如下： Agilent Technologies. M8190A 12 GSa/s 任意波形发生器EB/OL精密的任意波形发生器，提供两个 DAC 设置：14 位分辨率，高达 8GSa/s。12 位分辨率，高达 12GSa/s。从 125MSa/s 至 8/12GSa/s 的可变抽样率。高达 80dBc 典型值的无杂散动态范围（SFDR）。高达 -72dBc 典型值的谐波失真 (HD)。高达 2GSa 任意波形存储器/通道，具有高级排序功能。5 GHz 模拟带宽(直接 DAC 输出)。安捷伦可直接提供用于M8190A 的MATLAB 软件，来执行任意波形（多音频信号、脉冲雷达信号、多载波调制波形）测量和分析例程以及仪器应用。33503A BenchLink Waveform Builder Pro软件可快速轻松地定制波形。宽带波形中心提供60种无线通信的宽带调制，支持WiGig、无线 HD 和 IEEE802.11ad 等标准。可在所有领先的软件平台上应用。其主要应用:雷达、卫星、电子战、多电平信号。ADC 测试(模拟数字转换器测试)、抖动裕量测试。数字视频、噪声功率比测量、无线 HD。IEEE 802.11ac、IEEE 802.11ad、软件定义无线电。1.2.2 国内信号发生器现状信号发生器的国内生产厂家有成都前锋电子仪器有限公司、江苏绿扬电子仪器有限公司、南京新联电讯仪器有限公司、南京涌新电子有限公司、宁波中策电子有限公司、北京无线电二厂、北京普源精电公司等。国内任意波形发生器的研制开发始从上世纪90年代，经过努力，近年来取得了可喜的成果。例如南京新联电子公司生产的EE1462系列高频DDS合成标准信号发生器，主要技术指标及特性如下： 南京新联电子股份有限公司. EE1462系列高频DDS合成标准信号发生器EB/OL/webcontent/Default.asp?ID=595&pageID=26，2013-03-14输出频率：100kHz430MHz（EE1462A/B/C/D/E/F型）频率分辨力：1Hz输出电压： 0.3Vrms1Vrms电压分辨力：0.1dB频谱纯度：谐波：-30dBc；杂波：-40dBc调制：调幅：090%；调频：0100kHzPSK、FSK 和 扫频4.3”真彩液晶显示（16位65536色）带RS232接口，可选配GP-IB接口音频源选件：10mHz1MHz输出频率计选件：10Hz1000MHz功耗：38W主要特点：采用直接数字合成（DDS）技术采可大规模编程器件（CPLD）技术全数字化调频技术准确的调制精度120dB程控衰减，实现微弱信号输出接口齐全，多种存贮功能外频标输入，实现真正意义上的全频段高频率分辨力。可取代XFG-7等高频信号发生器采用SMT 贴片工艺，可靠性高体积小：25036110mm重量轻：3.5kg1.3 DDS的优劣1.3.1 DDS的优点与传统技术相比，DDS具有以下特殊优点 田华，袁振东，赵明忠等. 电子测量技术M.西安:西安电子科技大学出版社，2005：(1)输出信号的频率分辨率可以做到非常高，并且输出信号的频点数量可以做到非常多，可以近似看作输出信号的频率是连续可调的。(2)频率转换快。DDS系统输出信号频率转换时间可达纳秒(ns)数量级。(3)相位连续。(4)信号相干。DDS产生的所有频率都由标准的同一时钟源控制，因而很容易实现相干信号频率的产生和变换，在通信、雷达、导航等设备中有极宽广的应用前景。(5)相位噪声小。一般锁相环为了减小相位噪声，必须减小回路的带宽，致使锁相环难于捕获，频率转换速度和稳定性不能保障。因为DDS频率由数字控制直接产生，没有反馈环路，所以DDS输出信号的相位噪声很小。(6)复杂方式的信号调制很容易实现。DDS系统可以方便地实现线性调频、FSK/PSK/GMSK等调制。(7)微处理器接口，控制容易，稳定可靠。DDS全数字集成，工作稳定，电磁兼容性好。(8)大规模集成，体积小，功耗低，重量轻。1.3.2 DDS的缺点当然DDS也存在一些缺点，主要表现如下： (1)DDS系统输出信号频率的高端相对于现在的一些高频应用场合（比如3G通信等）来说是比较低的，输出信号频率的高端一般在几十MHZ至400MHz左右。(2)输出信号当中含有比较大的杂散信号：主要是下面三个因素造成的，a. 幅度量化误差造成的杂散,b.相位截断误差造成的杂散,c.数模转换器的非理想特性造成的杂散 姜萍,王建新,吉训生.FPGA实现的直接数字频率合成器J.电子工程师.2002,28(5):4347。DDS技术刚面世时，由于存在上面的缺陷，所以得不到实际的应用与发展。随着电子技术的不断发展，其缺点得到了一定的克服，现在DDS技术已经在各个领域得到了广泛地应用 邵正途,高玉良.DDS/FPGA在信号产生系统中的应用J.电子技术,2005,(1): 8284。1.3.3 单芯片DDS介绍近年来，DDS技术获得了长足的进步，在跳频通信、电子对抗、自动控制和仪器设备等领域得到了广泛的应用，如美国模拟器件(AnalogDevices)公司的AD985x、AD995x系列单片DDS，其主要特性见表1.1。表1.1 美国模拟器件公司DDS的主要特性型 号主时钟频率/MHzDAC/bit频率控制字/bit供电电压/V电流/mA主时钟倍频器内部比较器接口AD0854ASQ30012483.13.51210有有并/串AD985940010321.830有无串行AD995640014481.8和3.3无无串行AD995140014321.8有无串行AD995240014321.885有有串行AD995340014321.8有无串行AD995440014321.8有有串行AD9858100010323.13.5757无无并/串由于受器件水平的限制 (主要受D/A转换器转换速度的限制)，目前使用的DDS的时钟频率仍不太高。虽然有的芯片时钟可达到1 GHz或1 GHz以上(如美国模拟器件公司的AD9858)，但高位数D/A转换芯片的上限频率还只能达到几百兆赫，这样DDS的输出频率就受到了极大的限制。因而在需要产生较高频率信号的情况下，往往要采用DDS和锁相环相结合的技术。借助于直接数字频率合成(DDS)技术，人们又研制出了任意波形发生器(AWG)。其原理与采用DDS技术的正弦信号发生器相同，只是用可读写存储器(RAM)代替ROM来存储波形数据，根据需要通过微处理器更改其中的波形数据就达到了产生所需的任意波形是目的。1.4 本论文主要内容本论文主要内容如下：1. 对国内外信号发生器的现状进行了介绍，并介绍了DDS系统的优缺点2. 对FPGA的工作原理及设计流程进行了简介，并分析了用FPGA来实现DDS的三种方法3. 对DDS的工作原理、特点和特性特性进行研究、分析4. 系统方案和电路设计5. 调试6. 性能结果测试及分析7. 总结课题要实现的目标：1. 信号输出频率范围：1Hz5MHz；2. 信号输出频率精度：1Hz；3. 信号输出电压范围（峰峰值）：0.2V5V；4. 信号输出电压精度：0.1V；5. 信号输出类型：正弦波、方波、三角波。- 51 -第二章 FPGA 工作原理第二章 FPGA工作原理2.1 FPGA简介2.1.1 FPGA的发展历程及特性介绍随着数字化技术的不断普及，当今社会已经步入了一个数字集成电路广泛应用的时代。数字集成电路经历了由小中规模到超大规模及专用集成电路(ASIC)的发展历程，其本身的变化就是翻天覆地的。一方面，微电子技术日新月异的发展使得半导体厂商已经无力独立承担设计与制造集成电路的艰巨任务。另一方面，系统设计师们更愿意自己设计专用集成电路(ASIC)芯片，并希冀设计周期尽可能短以提升设计效率，满足实时的需求。基于诸多因素的促进，使得现场可编程逻辑器件的应用成为大势所趋，而这其中应用最为广泛的莫过于现场可编程逻辑阵列(FPGA)和复杂可编程逻辑器件(CPLD)。FPGA是一种半定制电路 张亮，沈沛意，肖潇等. 基于 Xinlinx FPGA 的多核嵌入式系统设计基础M.西安:西安电子科技大学出版社，2011，可以归属于ASIC。FPGA的高度灵活性对定制电路的不足之处进行了很好地弥补。在I/O功能上，FPGA支持多种不同的I/O标准；在存储器需求上，大多数FPGA提供了嵌入式BRAM Block存储器，使得用户有实现片上存储器的可能；而在配置上，由于FPGA在掉电后立即恢复成白片，内部逻辑关系尽失，因而可实现反复使用，产生不同的电路功能。此外，拥有多种配置模式也是其出色之处。2.1.2 FPGA系统结构和资源 王杰，王诚，谢龙汉. Xilinx FPGA/CPLD设计手册M.北京:人民邮电出版社，2011 罗苑棠. CPLD/FPGA 常用模块与综合系统设计实例精讲M.北京:电子工业出版社，2005 图2.1 FPGA内部资源结构图由于技术的进步，产生了百万级的FPGA，同时为了照顾用户的特殊需求，现在包含了4种可编程资源，即位于芯片内部的可编程逻辑单元(LE)、位于芯片四周的可编程I/O、分布在芯片各处的可编程布线资源和片内嵌入式存储器块RAM。也增加了嵌入式乘法器、锁相环的资源，如图2.1所示。下面将对FPGA内部资源进行简单介绍。1.可编程逻辑单元(LE)图2.2所示是一个典型的LE的结构图。 LE包括3个主要部分：查找表(LUT)、进位逻辑和输出寄存器逻辑。图2.2 典型的LE的结构图其中，FPGA用查找表(LUT)替代了CPLD中的乘积项阵列，它是FPGA中组合逻辑输出乘积和的关键。大部分器件使用4输入LUT，而有些器件提供输入数量更大的LUT，以建立更复杂的功能。LUT由一系列级联复用器构成，如图2.3所示。图2.3 查找表(LUT)结构示意图复用器输入可以被设置为高或者低逻辑电平。逻辑之所以被称为查找表，是因为通过“查找”正确的编程级来选择输出，并根据LUT输入信号通过复用器将输出送到正确的地方。LUT本质上就是一个RAM。LE的同步部分来自可编程寄存器，非常灵活，通常由全局器件时钟来驱动它，而任何时钟域都可以驱动任何LE。寄存器的异步控制信号，如清位、复位或者预设等，都可以由其他逻辑产生，也可以来自I/O引脚。寄存器输出通过LE后驱动至器件布线通道，还可以反馈回LUT。可以把寄存器旁路，产生严格的组合逻辑功能，也可以完全旁路LUT，只使用寄存器用于存储或者同步二这种，灵活的LE输出级使其非常适合所有类型的逻辑操作。FPGA LE含有专门的进位逻辑和LAB中的寄存器链布线，为这些信号提供最短链接。进位比特可以来自LAB中的其他LE，也可以来自器件中的其他LAB。产生的进位比特可以输出到其他LE，或者器件互连中。2. 可编程布线FPGA器件中的布线通道看起来简单，但实际上提供更多的功能和互连。FPGA布线通道使器件资源能够与芯片任何地方的所有其他资源进行通信。老款的非FPGA器件是无法实现的。FPGA布线通道可以分成两类：本地互连及行列互连。本地互连直接连接LE或者LAB中的ALM，邻近LAB之间进行最短连接，称为直接链路。另一类互连是行列互连。这类互连的长度固定，跨过一定数量的LAB，或者整个器件。LABIO可以连接到本地互连，实现高速本地操作，或者直接连接至行列互连，向芯片的其他部分发送数据。3. 可编程I/OFPGAFO控制功能含在阵列边沿的模块中，所有器件资源都可以通过FPGA布线通道使用该功能。FPGA中的I/O模块通常被称为I/O单元。除了基本输入、输出及双向信号，I/O引脚还支持多种I/O标准，包括多种最新的低电压高速标准。其他特性包括可变电流驱动能力和摆率控制等，以提高电路板级信号完整性。上拉电阻形式的片内匹配功能有助于减少电路板上的匹配元件数量。有些器件的I/O单元还含有钳位二极管，使能后可以用做PCI总线的I/O。根据设计需要，器件中未使用的I/O引脚可以被设置为开漏或者三态。4. 嵌入式存储器RAM现代FPGA器件除了LAB之外还含有特殊的硬件模块。这些专用资源模块占用了阵列中一个或者多个模块，通过FPGA布线通道可以访问这些模块。这些专用资源通常在器件中以特殊行列模块的形式进行排列。存储器模块就是特殊的专用模块，可以配置为不同类型的存储器。FPGA存储器模块可以配置成单端口或者双端口RAM，或者可编程ROM，还可以用做移位寄存器或者FIFO缓冲，以替代LAB逻辑。由于FPGA存储器模块和器件中的其他结构一样可以进行编程，因此，上电时能够以任意存储器内容对其进行初始化。可以初始化为任意存储器模式，并进行测试，所以，这对设计调试非常有用。5. 嵌入式乘法器现代FPGA器件中另一类专用资源模块是嵌入式乘法器。嵌入式乘法器是高性能逻辑模块，能够完成乘法、加法和累加操作。它们可以替代LUT逻辑来提高设计中的算术性能。这对DSP设计非常有用。这些I/O结构支持高速协议，传送速率达到每秒百兆位甚至千兆位。较高的传送速率一般用于通信和网络设备中。6. 时钟所有FPGA器件都含有专用时钟输入引脚。这些引脚接收时钟信号，直接连接至芯片中的其他时钟控制结构。其他引脚可以用做时钟引脚，但信号需要通过其他逻辑结构。当不用做时钟时，时钟输入引脚可以用做标准I/O。时钟输入引脚一般馈入器件中的锁相环PLL。2.1.3 FPGA的设计流程FPGA设计方法可以总结为一个简单的设计流程，Altera的Quartus软件是全集成开发工具，完全支持这一设计流程。具体步骤如下。(1)进行源文件的编辑和编译。首先需要将设计思路用文本方式或图形方式表达出来，进行排错编译，为进一步的逻辑综合做准备。常用的源程序输入方式有原理图输入方式和文本输入方式。(2)进行逻辑综合和优化。将源文件经过一系列的操作，分解成一系列的逻辑电路及对应的关系，最终获得门级电路甚至更底层的电路描述文件，即生成与FPGA基本结构相对应的网表文件。(3)进行目标器件的布线/适配。在选用的目标器件中建立起与网表文件符合的基本逻辑电路的对应关系。(4)目标器件的编程下载。如果编译、综合、布线/适配和行为仿真、功能仿真、时序仿真等过程都没有发现问题，即满足原设计的要求，则可以将布线/适配器产生的配置/下载文件下载电缆载入目标芯片中。(5)硬件仿真硬件测试。将下载好程序的FPGA放在开发板上进行测试，以验证设计。完整的FPGA设计流程如图2.4所示。图2.4 完整的FPGA设计流程2.2 FPGA实现DDS的方法目前，用FPGA来实现DDS有两种方法：基于IIR滤波器的实现方法、基于查找表(LUT)的实现方法。其中，采用LUT的方法较为通用，在FPGA设计中是较为主流的实现途径，这缘于FPGA芯片中都会有丰富的LUT资源。2.2.1 基于IIR滤波器的DDS利用IIR滤波器产生正弦波如图2.5所示，图中IIR滤波器是一个全极点滤波器。图2.5 利用IIR滤波器产生正弦波该滤波器输出与输入之间的关系可表示为： （2-1）在z域可表示为： （2-2）从而其传递函数可表示为：（2-3）上式中，p1和p2是该滤波器的极点，且满足， 。经过计算，可以知道： （2-4）因为b是实数，所以p1和p2是复共轭，上式可以变为： （2-5）显然，两个极点都是1，而且必然落在单位园上。从频率角度来描述极点是： （2-6）对比式（2-5）和式（2-6），可以得出： （2-7）上面二式中，fs是抽样频率。假设 f = fs / 8 ,代入式（2-7）中，可以得出 ，因此 。此时，图2.5对应的IIR滤波器的幅度频谱如图2.6所示，它的冲激响应如图2.7所示。图2.6 时IIR滤波器的幅度频谱图2.7 时IIR滤波器的冲激响应在图2.5中，根据正弦信号频谱特性，输出信号的频率为。从图2.7中，可以清楚地看出来，这时的输出信号是一个正弦波。2.2.2 基于查表法（LUT）的DDS一个典型的基于查表法（LUT）的DDS系统核心部分由相位累加器和波形存储器两部分构成。基于查表法（LUT）的DDS硬件结构如图2.8所示。在图2.8中，相位累加器的位宽为 n bit，步进值为K，波形存储器的深度N为2n，宽度为L bit。LUT中依相位顺序存储一个周期的波形数据。波形存储器相位累加器 n n L图2.8 基于DDS硬件结构假定相位累加器的位宽为4bit，那么LUT深度N为16，此时其内部所存数据如表2.1所示。这种对应关系完整地体现在图2.9中。表2.1 相位累加器位宽为4bit时LUT存储的数据地址数据0000sin(0)0001sin(2/16)0011sin(22/16)1111sin(215/16)图2.9 相位累加器位宽为4bit时LUT地址与存储数据的对应关系利用Matlab可生成所需存储的数据。首先根据LUT的宽度L确定量化因子，然后根据LUT的深度产生一个周期的波形数据，最后通过floor函数完成浮点到定点数据的转换。相位累加器的步进值K决定了DDS的输出频率。K与LUT的深度N、输出频率 fd 、抽样频率 fs 满足式(2.8)所示的关系式。 (2-8a) (2-8b)由式(2-8)可知，fs / N 即为频率分辨率。根据抽样定理，可以得出，输出频率的最大值为 fs / 2 。K又可称为频率控制字，改变K即可改变输出频率，如图2.10所示。在图2.10中，左半部分对应的频率控制字小于右半部分对应的频率控制字，从而导致右半部分相位累加器输出波形较为“陡峭”(斜率大)，LUT输出频率高。这是因为K增大，使得系统可以在较短时间内读完LUT中的所有数据(一个周期的波形)。 相位累加器输出波形 相位累加器输出波形LUT输出波形 LUT输出波形图2.10 频率控制字K对相位累加器和LUT输出波形的影响根据式(2-8)，在LUT深度N为256且采样频率 fs 为100MHz的情况下，若要求输出频率 fd 为25MHz，则频率控制字K为64。由于LUT的地址位宽为8bit(这取决于LUT的深度)，那么采用8bit表示整型数据64是没有问题的。但是，如果要求输出频率为24MHz，则此时频率控制字K为61.44，而8bit只可用来表示数据的整数部分，如果以61近似，那么输出频率就变为23.8MHz了，显然这造成了误差。为此，可将频率控制字K的位宽扩大，使其由两部分即整数部分和小数部分构成。这样形成的细化相位累加器如图2.11所示。 n+b K n+b n 地址 +D图2.11 细化的相位累加器在图2.11中，相位累加器的步进值K的位宽为(n+b)bit，由n bit整数部分和 b bit小数部分构成，输出选取其中的高n bit部分即整数部分作为LUT的地址。仍以前述为例，假定此时相位累加器的步进值位宽为12bit，其中，整数部分为8bit，小数部分为4bit，从而，61.44可由61.4375近似表示，输出频率即变