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文档简介

南京工程学院通信工程学院实 验 报 告课程名称 可编程逻辑电路设计 实验项目名称 一位全加器设计 实验学生班级 光纤101 实验学生姓名 陈叶峰 同组学生姓名 实验时间 2013.4.18 实验地点 信息楼C207 实验成绩评定 指导教师签字 年 月 日一 实验目的和要求1.掌握较复杂的电路系统设计2.掌握多文件系统的VHDL程序设计二 实验主要仪器和设备PC机一台，MAX+PLUS2软件。三 实验原理一位全加器可以由两个半加器和一个或门连接而成，因而可根据半加器的电路或真值表写出或门和半加器的VHDL描述。四 实验方法与步骤半加器描述：真值表(CASE语句)描述真值表：absoco0000011010101101代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT (a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder ISBEGINso=NOT(a XOR (NOT b);co=a AND B;END ARCHITECTURE fh1;或门逻辑描述：代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC; c: OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGIN cain,b=bin,co=d,so=e);u2: h_adder PORT MAP(a=e,b=cin,co=f,so=sum);u3: or2a PORT MAP(a=d,b=f,c=cout);END ARCHITECTURE fd1;五 实验结果半加器：全加器：六 实验心得通过本次实验，使自己了解了一位全加器的设计思路和工作过程。了解了一位半加器和或门的工作原理，以
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