锁定检测电路分析实现毕业论文.doc

2.5G Hz PLL 锁定检测电路分析实现锁定检测电路分析实现毕业论文目 录摘要IAbstractII1引言12 2.5G Hz PLL锁定检测电路工作原理分析22.1 锁相环结构简介22.2 锁相环的作用简介22.3 锁定检测33 2.5G Hz PLL锁定检测电路总体设计方案53.1 概述53.2 设计目标63.3 顶层设计方案73.4 验证与测试114 2.5G Hz PLL锁定检测电路反向提取分析124.1 锁定检测电路外部引脚124.2 锁定检测电路内部结构134.3 锁定检测电路的实现154.4 反向提取的锁定检测电路图165 2.5GHz PLL锁定检测电路SMIC0.18工艺下重新设计175.1 反相器设计175.2 D触发器设计185.3 计数器设计185.4 十八输入或非门设计195.5 与非门设计205.6 时钟设计215.7 锁定检测电路设计小结216 2.5G Hz PLL 锁定检测电路HSPICE 下晶体管级仿真226.1 触发器模块仿真测试226.2 异或门仿真测试236.3 十八输入或非门仿真测试246.4 与非门仿真测试256.5 锁定检测电路整体仿真测试267 2.5G Hz PLL 锁定检测电路verilogHDL 语言描述307.1 基本模块的描述307.2 锁定检测电路的整体描述328 结论33致 谢84参考文献84附录：锁定检测电路的Verilog硬件语言描述842.5G Hz PLL 锁定检测电路分析实现摘 要在集成电路设计中，需要使芯片上内部时钟和外部时钟同步，希望在外部时钟输入的高频率下使用芯片的内部时钟。基于以上两点，锁相环常常用于产生芯片上的内时钟。但是随着处理器频率的提高，传统的数字锁相环已经不能满足要求。在本文中，我们将展现一个新的锁相环锁定检测方法。锁定检测的功能是检测锁相环是否达到锁定。2.5G Hz PLL 锁定检测电路分析实现，就是要完成锁定检测电路的正向总体设计方案，锁定检测电路的反向提取，再在反向提取电路的基础上在SMIC0.18 um 工艺下进行重新设计，并完成HSPICE下的晶体管级仿真。2.5G Hz PLL 锁定检测电路分析实现的难点与重点是反向电路的提取和SMIC0.18 工艺下的重新设计。本文所讨论的锁相环能够锁定更高频率的时钟。该锁定检测电路采用比较成熟的SMIC0.18 um工艺。锁相环的压控震荡器的输出频率可以高达2.5GHZ。另外，该锁相环能够锁定高达到2.5GHZ 的输出频率。我们采用模拟电路来代替以往的数字的锁定检测电路。在SMIC0.18 um工艺下，采用本文所讨论的锁定检测电路而设计的锁相环相对其他的锁相环而言，具有更大的优越性。关键词：锁相环 锁定检测 SMIC0.18um工艺 集成电路AbstractIn integrated circuit design,we need to make the internal clock and the exterior clock of the chip synchronous, we also hope to use the internal clock of the chip under the high frequency clock of the exterior .According to the above , Phase-locked loops (PLLs) are usually used to create inside clock of the chip .But along with the exaltation of the processor frequency, the traditional digital PLL has already cant satisfy the request. In this paper, a new method of PLL lock detector will be presented. The function of the PLL lock detector is to test PLL whether attain to target or not. The analysis and realization of the 2.5 GHz PLL lock detector is to complete total design project, to complete the anti- to distill of circuit, base on the anti- to distill of the circuit and carry on re- designing in the process of SMIC0.18um, and complete the HSPICE simulation of the transistor class .The difficulty and importance of analysis and realization of circuit of 2.5 GHz PLL lock detector is the anti- to distill of the circuit and re-design under the process of SMIC0.18um.The PLL this text discussed can target the clock which has a higher frequency. the lock detector circuit adoption the process of SMIC0.18um which is more mature now. The output of the VCO can be up to the 2.5 GHz. Moreover, the lock detector circuit is able to lock to form a 2.5 GHz output signal .We adoption the analog circuit instead of digital lock detector circuit. A PLL based on this type of lock detector demonstrated superior performance over other PLLs in this SMIC0.18um process.Key Words: PLL,lock detector,SMIC0.18um, integrated circuit 332.5G Hz PLL 锁定检测电路分析实现1引言锁相环主要用在实现频率和成和频率倍增方面，在电子学和通信领域中得到广泛应用,正如文献1中所介绍，锁相环也用在集成电路中，使得集成电路芯片上的内部时钟与外部时钟同步，使得可以在外部时钟输入的高频率下使用芯片的内部时钟。但是传统的锁相环锁定检测电路往往采用数字电路来实现或者是采用工艺比较落后的模拟电路来实现。正如文献2所述，随着时钟频率的提高，这种锁相环将不能完成锁定检测，其不足之处逐渐显露出来。随着集成电路工艺的改进，尤其是SMIC0.18um 工艺的成熟，使得设计高速的锁定检测电路成为了可能。文献3中讨论了一种基于SMIC0.18um 工艺的2.7G Hz的高速模拟锁相环，具有这样高频率的锁相环可以满足现代电路系统的需要，设计高速的锁定检测电路也就成了必然。高速模拟锁定检测电路的设计，最好的办法是参考以往的锁定检测电路图，分析锁定检测电路的功能，再在新的工艺下设置电路参数，最终完成锁定检测电路的设计。在本论文中，讨论了2.5 G Hz PLL 锁定检测电路的实现，就是要在完成正向总体设计后，在反向提取电路的基础上，从晶体管分析锁定检测电路，利用所提取的电路在当前已很成熟的SMIC0.18 工艺下重新设计，完成对晶体管参数的调试，并且通过高精度的HSPICE下的晶体管级仿真，使得锁定检测的频率能够检测到高速锁相环是否到达锁定。从而推动锁相环的应用。2 2.5G Hz PLL锁定检测电路工作原理分析2.1 锁相环结构简介 锁相环的基本结构如图2-1：图2-1锁相环的基本结构 主要由四部分组成：鉴频鉴相器phase detector、低通滤波器lowpass filter、压控振荡器voltage controlled oscillator、分频器frequency divider。鉴频鉴相器的功能是实现输入时钟与输出时钟的相位比较，当二者的相位达到一致时，表示锁相环达到锁定，否则锁相环没有达到锁定，此时鉴频鉴相器将输出一个控制信号到低通滤波器，经过低通滤波器后到达压控震荡器，使压控震荡器改变输出时钟的频率相位，使之的相位与输出时钟的相位保持一致。 低通滤波器的功能是实现滤波功能，由于由鉴频鉴相器输出的信号包含一定的高频部分，这些高频部分对压控震荡器来说是不需要的，使压控震荡器工作不正常，所以要采用低通滤波器来滤去信号中的高频部分。 压控震荡器的功能是，接收从鉴频鉴相器输出的经滤波的信号，使之控制压控震荡器改变输出时钟的频率和相位。 如果直接将输入信号与输出信号进行相位的比较，由于输出时钟频率高，难于实现。分频器的功能是对输出信号进行分频，将其频率变低，以便与输入信号进行相位，频率的比较。2.2 锁相环的作用简介锁相在电子学、通信、和仪器中有着广泛的应用，主要用于频率倍增和频率合成。图2-2就是一个频率倍增电路图。图2-2 频率倍增图输入端相位或频率变化会引起相应的输出量变化N倍，该电路与电压放大器不同，锁相环提供了一个精确的值等于M的放大系数，这个特点是由于有无穷大的环路增益，其次，输出频率可以通过改变除数因子N而改变。图2-3就是一个频率合成的电路图。图2-3 频率合成图该电路图与频率倍增电路图有着相似之处，此处就是除数因子N 是可以改变的，可以根据模式的选择来改变。频道控制是一个数字，用于改变N 的值，由于 ，所以的相对精度与的相等。2.3 锁定检测2.3.1 锁定检测的功能锁定检测的功能就是实现输入时钟与输出时钟的比较，包括频率，相位的比较。当二者的频率、相位一致时表示锁相环达到了锁定。锁定检测的方法很多，可以使用一个异或门来实现功能，当两个输入时钟相位、频率不同时，输出结果不全为0，此时表示锁相环没有达到锁定。当两个输入时钟的相位、频率相同时，输出结果全为0，此时表示锁相环达到了锁定。一个简单可行的办法是对两个时钟进行计数操作，从某一时刻开始，如果在一个时间段内，两个计数器的计数值相等，则表示，输入时钟与输出时钟的相位达到了锁定。由于两个时钟的频率都比较高，如果直接进行计数操作，计数器的设计将变得很困难。所以还要对两个时钟进行分频，使之频率降低，这样才容易设计计数器。下面采用计数器来实现锁定检测。2.3.2 锁定检测的实现a 电路图说明电路图如图2-4，div1模块对时钟clka进行分频，div2模块对时钟clkb进行分频，两个分频模块的分频系数应该一样。Countera对clkadivn进行计数操作，counterb对clkbdivn进行计数操作，compare模块对两个计数器的计数值进行比较。当二者的计数值相等时输出1，否则输出0。图2-4 锁定检测电路模块划分b 锁定检测的时序说明锁定检测要满足的时序如下，对照锁定检测的电路图分析如下：图2-5 满足锁定时的时序图图2-6 不满足锁定状态的时序图2-5是锁相环达到锁定检测的时序图，从图中可以看出，完成锁定检测时输出为保持的高电平。图2-6是锁相环没有达到锁定的时序图，从图中可以看出，锁定检测的输出结果不唯一，有时保持高电平，有时保持低电平。3 2.5G Hz PLL锁定检测电路总体设计方案3.1 概述锁相环是把输出相位和输入相位相比较的反馈系统。 2.5G Hz PLL锁定检测电路完成的功能是将输入信号与输出的反馈信号相比较，检测输入信号与输出信号是否达到了锁定。完成检测任务，就是要检测两个信号的周期是否一样，二者的相位之差是否达到了稳定。完成此功能，简单可行的办法是对两个信号分别用计数器进行计数操作，若在相同的时间内两个信号的脉冲数目相等，则表明锁相环达到了锁定。对两个计数器而言，需要有复位信号，使能信号，来对计数器进行控制。由于该锁定检测电路的时钟频率很高，所以不采用基本的数字计数器，而要采用直接用CMOS晶体管搭建的模拟计数器。对两个输入进行计数的模块是时序电路模块，所有的时序必须满足时序的要求。如何比较两个计数器的输出是否一致，采用一个两输入的同或门来实现，两个输入都是三位的数据输入，同或门的输出是一位的数据输出，当二两个输入数据相同时，同或门输出高电平，代表锁相环达到了锁定，否则同或门输出为低电平，代表两个输入数据不相同，锁相环没有达到锁定。对两个计数器输出进行比较的同或门模块采用的是组合逻辑。从外部看如图3-1，完成锁相环锁定检测电路的输入端口有输入脉冲clkA，clkB，复位信号reset，使能信号enable。输出端口有输出脉冲q。图3-1 锁定检测整体电路图3.2 设计目标3.2.1 功能定义2.5G Hz PLL 锁定检测电路的电路模型如下，该电路的功能是完成对输入时钟clkA，clkB进行比较，以便检测二者是否有相同的时钟周期，相同的相位。当二者的周期相同，相位差固定，则输出q输出为高电平，否则q输出为低电平。在输入端有两个控制信号，该电路采用异步复位，复位信号reset的优先权最高，当其为低电平时，整个电路复位。使能信号enable，当其为高电平时，整个电路开始工作。3.2.2 引脚描述引脚描述如表3-1表3-1 锁定检测的引脚描述端口名称 端口说明 clkA 输入信号A clkB 输入信号B reset 复位信号 enable 使能信号 Q 检测输出输入引脚clkA是1位的输入时钟，也是参考时钟。检测锁定的标准，就是以该时钟为参考标准的。输入引脚clkB也是1位的输入时钟，clkB时钟是压控振荡器的输出信号经过分频后得到的，此时钟就是需要和参考时钟clkA进行检测比较的时钟。复位引脚reset是复位信号的输入端口，当其为低电平时，电路的所有模块都复位，包括内部寄存器清零，输出端口清零。使能引脚enable是使能信号的输入端口，当其为高电平时，电路开始工作，当其为低电平时，整个电路都不能工作。输出引脚q是检测比较的输出端口，当电路检测到锁相环达到锁定时，该端口输出为高电平。3.2.3 接口时序两个输入时钟的周期、相位固定时，整个电路模块的工作时序如图3-2： 图3-2 锁定检测锁定时的工作时序当复位信号有效时，输出信号清零。当电路正常工作时，两个输入时钟的周期相同，相位固定，输出结果为高电平，代表锁相环达到锁定。两个输入时钟的周期不同，相位不固定时，整个电路的工作时序如图3-3： 图3-3锁定检测没有锁定时的工作时序当电路正常工作时，检测到输入时钟的周期，相位不同，表示锁相环没有达到锁定，输出结果为低电平。3.3 顶层设计方案3.3.1 模块划分模块如图3-4，根据本电路要完成的功能，将本电路分为三个模块：两个计数器模块counterA，counterB，一个计数器结果比较模块norgate。图3-4 锁定检测的模块划分计数器模块counterA模块，完成对clkA的计数操作。计数器模块counterB模块，完成对clkB的计数操作。比较模块，完成两个计数操作模块的比较。3.3.2 clkA计数器模块a 功能本模块的功能是对clkA输入信号进行计数操作，输入时钟信号为clkA。输出结果为qA2：0，三位宽，进行模8计数操作。reset为异步复位信号，当其为低电平时，计数器内的寄存器清零。enable为使能信号，当其为高电平时，计数器才能工作。所以，当复位信号无效，使能信号有效时，计数器在输入时钟的驱动下，进行计数操作。b 接口说明输入引脚clkA，是外部时钟输入端口，1位宽度。输入引脚reset为复位信号输入端口，1位宽度。输入引脚enable为外部使能信号输入端口，1 位宽度。输出引脚qA2：0为计数器的输出端口，3位宽度。本计数器是模8计数器，异步复位。c 时序说明本模块要满足的时序如图3-5：图3-5参考时钟计数器模块的时序当reset有效时，即当其值为0时，输出为0，从时序图中可以看出，当qA的值为3时，由于是异步复位，当复位信号有效时，输出结果变为0。只有使能信号有效时，计数器才开始工作，在时序图中，当qA为5时，使能信号为低电平，计数器保持计数值。3.3.3 clkB计数器模块a 功能本模块的功能是对clkB输入信号进行计数操作，输入时钟信号为clkB。输出结果为qB2：0，三位宽，进行模8计数操作。reset为异步复位信号，当其为低电平时，计数器内的寄存器清零。enable为使能信号，当其为高电平时，计数器才能工作。所以，当复位信号无效，使能信号有效时，计数器在输入时钟的驱动下，进行计数操作。b 接口说明输入引脚clkB，是外部时钟输入端口，1位宽度。输入引脚reset为复位信号输入端口，1位宽度。输入引脚enable为外部使能信号输入端口，1位宽度。输出引脚qB2：0为计数器的输出端口，3位宽度。本计数器是模8计数器，异步复位。c 时序说明本模块要求满足的时序条件如图3-6：图3-6 反馈时钟计数器模块时序当reset信号有效时，计数器的寄存器清零。由于是异步复位，所以复位信号的优先级最高。当enable有效时，计数器开始计数操作。当没有复位信号，且使能信号有效时，计数器完成的是模8计数。3.3.4 同或比较模块a 功能本模块完成的功能是实现对两个计数器的输出结果进行比较。什么时候进行比较，取决于对参考clkA时钟的计数器的输出，当参考时钟的计数器的输出为7时，即参考时钟已经完成8个脉冲的计数，此时在看对clkB进行计数的计数器的值是否为7，若是，比较结果为高电平，否则输出为低电平。本模块的驱动是靠qA来驱动的。当输出为高时表明锁相环达到了锁定。b 接口说明本模块有三个输入，一个输出。其中输入信号qA，qB，分别是计数器counterA，counterB的输出。reset是复位信号的输入，采用的是异步复位，当其为低电平时有效，输出和内部寄存器复位。本模块完成的比较不是任何时候都在比较qA，qB，而是当qA为7时，才进行比较。c 时序说明本模块的时序图要满足的要求如图3-7：下图是当输入的时钟的频率、相位不同时，计数器的计数结果不同，检测输出结果将会是输出低电平，表示锁相环没有达到锁定。图3-7 未锁定时的时序图3-8是当输入时钟的频率和相位相同时，计数器的计数结果相同，检测输出的结果是输出高电平，表示锁相环达到了锁定。图3-8锁定时的时序3.4 验证与测试设计验证：锁相环锁定检测电路的实现，采用两个计数器来对两个输入信号进行计数操作，以便比较在相同的时间内，两个计数器对两个输入时钟的计数值是否相等。这种方法是可行的，当两个计数器的值在任何时刻都相同时表明两个输入 时钟的频率和相位相同，锁相环达到锁定状态，否则锁相环没有达到锁定状态。物理验证：实现三位的计数器，由于计数器的计数频率很高，所以不能采用一般的现成的计数器，而要用晶体管搭建一个计数器。对同或比较电路也是如此。完成本课题采用了三个模块来实现，其中两个是计数器模块，一个是同或比较模块。对本设计方案设计的电路的测试，要分为四步来进行。第一步，对参考时钟的计数器进行测试，主要测试的是复位信号有效时，计数器的内部寄存器是否清零。对使能信号进行测试，测试当使能信号无效时，计数器是否保持原有的计数值。测试计数器对时钟频率的要求，要求计数器正常工作，输入时钟的频率要在什么范围内。由于是采用的模拟计数器，所以完成了计数器的功能测试后，还要测试计数器的灵敏度，抗噪声性能。第二步，再按第一步的要求测试输入时钟的计数器。第三步，测试同或比较模块，由于是采用的组合逻辑模块，主要测试输入复位信号的功能，当复位信号有效时，输出信号是否为低电平，测试数据变化的频率范围，最高的变化频率，最后还要测试比较器的灵敏度，抗噪声性能。第四步，将计数器和同或比较模块连接成完成本课题的电路，对整个电路进行测试。先测试复位信号，再测试使能信号的功能，整个电路所允许的输入时钟的最高频率，是否满足课题所要达到的时钟频率。4 2.5G Hz PLL锁定检测电路反向提取分析4.1 锁定检测电路外部引脚4.1.1 锁定检测电路图图4-1 锁定检测电路图4.1.2 输入引脚 锁定检测的输入引脚如下： clka为输入的参考时钟，其输入时钟的频率可高达156.25MHz。clkb为锁相环输出时钟经由分频器进行16分频得到的时钟，锁定检测的目的就是要检测clkb是否与输入参考时钟具有相同的频率和相位。输入信号rst为复位端，当其为高电平时，整个锁定检测电路的内部寄存器都复位。当其为低电平时，输入时钟的控制下，检测电路开始工作。4.1.3 输出引脚锁定检测的输出引脚为参考时钟clka的输出，其输出频率与clka相同。输出引脚q为锁定检测的输出端，当锁定检测电路达到锁定时，在检测到达到锁定时，输出端q保持为高电平，当锁定检测电路检测到两个时钟没有达到锁定时，输出端保持为低电平。4.2 锁定检测电路内部结构4.2.1 触发器锁定检测内部总共有42个触发器，每个触发器由30个CMOS晶体管组成。触发器有时钟输入端，数据输入端，复位信号输入端，两个输出端口。触发器为时钟的上升沿触发，复位信号为低电平时，触发器复位。触发器的内部结构如图4-2： 图4-2 D触发器内部结构4.2.2 异或门锁定检测内部总共有19个异或门，每个异或门有两个输入端口，一个输出端口，异或门采用13个晶体管组成，如图4-3。图4-3 二输入异或门4.2.3 反向器锁定检测内部的反向器为由两个CMOS晶体管组成。由于PMOS晶体管的空穴移动速度没有电子移动的速度快，所以PMOS晶体管的沟道宽度要比NMOS晶体管的宽。4.2.4 与非门锁定检测内部有两输入的与非门，三输入的与非门，四输入的与非门。4.2.5 或非门锁定检测内部有一个18输入的或非门，用来检测两个计数器的计数值是否一样，构成一个比较电路，如图4-4。图4-4 18输入或非门4.3 锁定检测电路的实现 4.3.1 计数器锁定检测内部有两个18位的计数器，计数器采用D触发器来构成，与传统的同步计数器相比，本设计中没有采用同步计数，而采用异步计数。构成的计数器如图4-5：图4-5 18位计数器该计数器中的18个D触发器采用相同的复位端。4.3.2 比较模块比较模块的电路图如图4-6：图4-6 比较电路图比较模块采用17个异或门和一个18输入的或非门组成，18输入或非门的一个输入端采用的是计数器的最高位经过一定的控制电路到达18输入或非门的输入端，此控制位好比一个检测开关，当锁定参考时钟计数器和反馈时钟计数器的计数值相同时，且参考时钟计数器的最高位已经计数到1时，控制电路的开关打开，让十八输或非门输出一个时钟宽度的高电平。4.3.3 控制模块控制模块的作用是为了在参考时钟计数器的最高位计数到1时，对整个计数器电路进行复位操作，以便进行下一次的比较，之所以不采用最高位的反向来进行复位，是为了使复位达到与时钟的同步，以维持系统工作的稳定。如图4-7：图4-7 控制电路图4.4 反向提取的锁定检测电路图 反向提取的电路图为图4-8图4-8 锁定检测电路图锁定检测电路左边为参考时钟、反馈时钟输入端，复位信号输入端。复位信号为高电平时，整个电路复位。右边的端口为输出端，当检测到两个时钟达到锁定时，输出端保持为高电平，当检测到两个时钟没有达到锁定时，输出端始终保持低电平。锁定检测电路的功能是对参考时钟和输入的比较时钟进行计数，在一定的时间内，若两个计数器的计数值相同，就表示两个时钟是锁定的，否则没有锁定。5 2.5GHz PLL锁定检测电路SMIC0.18工艺下重新设计5.1 反相器设计 反相器的设计采用的是用一个PMOS 和NMOS 晶体管来实现，在高速的电路中，反相器中晶体管的参数设计也是很重要的，为了达到反相器能够正确地进行0和1的翻转，由于PMOS晶体管中的空穴的移动速度比自由电子慢，所以为了达到对称的效果，PMOS晶体管的宽度比NMOS大。在本设计中，PMOS的参数为沟道长180nm、沟道宽1.5um，NMOS的参数为沟道长180nm、沟道宽1.2um。在锁定检测电路的整个电路中，所有的反相器都采用此参数。5.2 D触发器设计 D触发器的设计包含传输门的设计、反相器的设计、与非门的设计。传统的D触发器的数据输入端都是直接接到传输门上，反向提取电路中的D触发器的数据端都接到一个反相器上，再接入传输门上，以便使得在时钟的上升沿进行计数。在锁定检测电路的整个电路中，所有的D触发器都采用同样的参数。5.2.1 传输门设计 传输门采用一个PMOS和一个NMOS晶体管来实现，对于传输门的参数，在本设计中采用的参数为PMOS长180nm、宽1.5um，NMOS的参数为长180nm、宽1.2um。5.2.2与非门的设计 在本设计中，D触发器采用的是异步复位，当复位端为低电平时，整个D触发器的输出为0。在设计与非门中采用的参数为PMOS长180nm、宽1.5um，NMOS的参数为长180nm、宽1.2um。结构如图5-1：左边的信号为输入信号端口，右边的为输出信号端口。 图5-1 二输入与非门设计5.3 计数器设计 在本设计中，采用相同的D触发器来设计一个18位的计数器，本计数器采用的是异步计数方式。采用统一的复位信号。设计的计数器如下，左边依次为时钟端、复位端，图5-2为18位计数器的输出端：图5-2 计数器的设计5.4 十八输入或非门设计5.4.1 十八输入或非门的特点在锁定检测电路中，十八输入或非门设计的好坏直接关系到锁定检测电路工作的稳定。与传统的或非门相比，反向提取电路的或非门只采用了几个上拉PMOS晶体管的并联来作为一个上拉PMOS晶体管。这就使得输入信号不能任意接到或非门的输入端，而必须进行选择。5.4.2 十八输入或非门设计的困难在高速的设计中是要避免使用或非门的，尤其是扇入和扇出都比较大的或非门。由于在本设计中，或非门实现的功能是钟控或非门，只有当控制模块的输出端为0时，或非门开始工作。为此，控制模块的输出端必须接到十八输入或非门的上拉PMOS晶体管的输入端。当上拉PMOS的输入端为低电平时，P管道通，如果锁定检测电路达到锁定时，所有的NMOS晶体管的输入端都为低电平，所有的NMOS晶体管都不导通，使得输出为高电平。但是，如果锁定检测没有达到锁定时，情况就会不同。如果P管输入为低电平，P管导通，其他的NMOS晶体管，由于锁定检测没有达到锁定，所以存在有NMOS晶体管导通的情况，此时输出端是否是为0，取决于NMOS晶体管参数的设置。如果NOMS晶体管的参数设计的很小，则其等效阻抗就比较大，使得NOMS晶体管和PMOS晶体管进行分压，造成输出端的输出不是为低电平，也不是为高电平，在1v左右的模糊状态。5.4.3 十八输入或非门的重新设计要解决此问题，只有将NMOS晶体管的等效阻抗减小，其方法是增大NMOS晶体管的参数，NMOS晶体管的参数设置为沟道长度为200nm，沟道宽度为10um，PMOS晶体管的沟道长度为200nm，沟道宽度为6um。虽然这样会增大电容，但在数字系统中这一点是不太重要的。在高速的设计中是要避免使用或非门的，尤其是扇入和扇出都比较大的或非门。可以在或非门的输出端增加一个电容来进行低通滤波。使得十八输入或非门工作稳定。如图5-3 图5-3 或非门的设计5.5 与非门设计 在锁定检测电路中有两输入、三输入、四输入与非门。由于在高速的电路中采用与非门是比较好的选择，所以在本设计中，与非门的设计不如或非门的参数要求很高，只要与非门能很好的传输地电平和高电平即可。与非门中PMOS晶体管的参数为沟道长度为180n米，沟道宽度为1.5um。NMOS晶体管的参数为沟道长度为180Nnm，沟道宽度为1.2um。5.6 时钟设计由于在电路中时钟的长导线由显著的延迟，所以要在时钟线的不同点插入缓冲器。采用的时钟树网络如图5-4：其中缓冲器采用两个反相器构成。到达参考时钟计数器和反馈时钟计数器的时钟经过了相同的缓冲器，达到了对称效果。参考时钟到达控制模块时，又经过了一级缓冲器，为了达到对称，反馈时钟也经过了一级缓冲器，尽管经过缓冲器后时钟没有用处。图5-4 锁定检测时钟树结构5.7 锁定检测电路设计小结2.5G Hz PLL 锁定检测电路的重新设计，是在反向提取电路的基础上通过在SMIC0.18工艺下调节晶体管参数来实现的。在设置参数的过程中，反相器的参数设计PMOS晶体管的沟道宽度一定要比NMOS晶体管的沟道宽度大，只有这样，反相器才能在0和1之间及时翻转。检测电路设计过程中使用的反相器，D触发器中的反相器以及缓冲器中的反相器都采用相同的结构。十八输入或非门的参数设计决定着整个电路是否能够正确工作，最终采用的是NMOS晶体管的参数设置为沟道长度为200nm，沟道宽度为10um，PMOS晶体管的沟道长度为200nm，沟道宽度为6um。 在反向提取的电路中，功能仿真存在不足之处，对于用来输出信号的D触发器而言，其数据端的有效信号比时钟早一个时钟周期，换句话说，在D触发器的时钟信号上升沿到来时，不能采样到输入的数据信息。最后改进的方法如图5-5： 图5-5电路的改进6 2.5G Hz PLL 锁定检测电路HSPICE 下晶体管级仿真6.1 触发器模块仿真测试 D触发器模块的仿真测试，就是要在时钟的驱动下，检查触发器能否正常地进行工作，在复位信号有效时，整个电路是否能够准确地复位。触发器模块的测试电路图如图6-1：左边的输入为两个数据端，一个复位端，复位信号经过反相器后接入D触发器中，右边的为触发器的输出端。 图6-1 D触发器测试图D触发器在HSPIC下的仿真波形如图6-2图6-2 D触发器的时序图从仿真波形中可以看出，该D触发器的功能是正确的，该触发器是在时钟的上升沿触发的，采用异步复位，当复位信号为低电平时，D触发器复位。(在仿真图中，复位信号时经过反相器后再接入触发器的)6.2 异或门仿真测试异或门是一个组合逻辑，异或门的测试就是要测试当输入变化时，输出是否能正常变化。异或门测试的电路图如图6-3： 图6-3 异或门的测试图在电路图的左边为异或门的数据输入端，右边为异或门的输出端。异或门在HSPICE 下的晶体管级仿真波形如图6-4： 图6-4 异或门的时序图 从波形中可以看出，最下面的输出为上面两个输入数据的异或。该异或门能够在输入数据变化时正常翻转。6.3 十八输入或非门仿真测试 在检测电路的设计中，十八输入或非门的设计是关键之处。本测试就是要测试该或非门是否能正常工作。输出能否满足要求。或非门的测试电路如图6-5： 图6-5十八输入或非门的测试图 左边为十八输入或非门的数据输入端，右边为或非门的输出端OUT 十八输入或非门HSPICE下晶体管级仿真图如图6-6： 图6-6十八输入或非门的时序从仿真图中可以看出，十八输入或非门的输出结果是正确的，但是输出需要进行低通滤波后才能接入D触发器的数据端。6.4 与非门仿真测试 在高速的电路中，尽量采用与非门来实现逻辑功能，本测试要完成的功能是要在HSPICE下仿真测试晶体管级的与非门。仿真测试的电路图如图6-7：图6-7与非门测试图 电路图的左边为数据输入端口inputA ，inputB，右边为输出端口OUT。该晶体管级电路载HSPICE下的仿真图如图6-8：图6-8 与非门的时序图从仿真图中可以看出，该与非门工作正常，输出端能够在输入端变化时，及时得到翻转。6.5 锁定检测电路整体仿真测试2.5 G Hz PLL 锁定检测电路的整体测试电路图如图6-9, 电路图的左边从上到下依次为复位信号端reset、参考时钟端clka、反馈时钟端clkb。电路图的右边为锁定检测地输出端out。由于HSPICE 是高精度，低速率的仿真环境，如果要完全仿真锁定检测电路，需要高速的工作站或服务器来进行仿真，即使这样，也要仿真很长的时间。是在工作站上仿真30个小时后可以得到第9位计数器翻转，仿真时间为13u 秒，仿真结果正确。图6-9 锁定检测电路测试图 从反向提取电路可以看出，采用十八位的计数器是为了达到检测精度。为了完成锁定检测电路的功能测试，可以把计数器改为9位的计数器。仿真的电路图如图6-10：图6-10 9位计数器的检测电路图电路图地左边从上到下依次为参考时钟输入端clka、反馈时钟输入端clkb、复位信号端reset，电路图地右边为锁定检测地输出端out。当反馈时钟与参考时钟能够得到锁定时，锁定检测电路的输出波形如图6-11：图6-11检测电路锁定时的时序图6-12锁定时的时序图该波形是在仿真3小时后得到的，输入的参考时钟和反馈时钟的周期都为4ns。从波形中可以看出，当计数器的q9 为高时，若能达到锁定，则在q37n的上升沿触发，使输出保持为高电平。图6-14为参考时钟周期为4ns，反馈时钟周期为3 ns的情况下的仿真波形： 图6-13未锁定的时序图图6-14锁定时的时序图从以上的仿真结果可以看出，锁定检测电路的设计是正确的，由于采用18位的计数器进行仿真，需要很好的仿真环境，和很长的仿真时间，要完成功能测试不太现实，故采用9位计数器来测试检测电路的功能，经过3个小时的仿真得到的结果完全符合检测电路的功能，为了对锁定检测电路进行更高精度得测试，在ss和ff模型下重新进行了仿真，且结果也满足要求。7 2.5G Hz PLL 锁定检测电路verilogHDL 语言描述7.1 基本模块的描述7.1.1 D触发器描述D触发器有时钟输入端，数据输入端，复位信号输入端，两个输出端。D触发器为边沿触发的存储单元，只有当时钟信号沿到来时，存储单元的值才会发生变化。本设计中的D触发器为上升沿触发，异步复位。D触发器的VerilogHDL 语言描述见附录。 7.1.2 计数器描述该计数器为18位的计数器，低电平复位，在锁定检测电路中，18位的计数器采用的是用18个D触发器级联而成的异步计数器。在用硬件描述语言进行描述时，采用的是用行为级描述来实现。没有采用先描述D 触发器，再调用的做法。计数器的VerilogHDL 语言描述见附录。 7.1.3 十八输入或非门描述十八输入或非门在检测电路中完成的功能是进行比较功能，是组合逻辑，对于组合逻辑，可以采用assign来描述十八输入或非门，也可以采用always来描述，也可以采用门原语来描述。在本文中采用always来描述。其VerilogHDL 语言描述见附录。 7.1.4 两输入与非门描述 对于两输入的与非门，也是组合逻辑，可以采用assign来描述，也可以采用always来描述，也可以采用门原语来描述，在本文中采用always来描述。其VerilogHDL 语言描述见附录。 7.1.5 三输入与非门描述 三输入与非门也是组合逻辑，可以采用assign来描述，也可以采用always来描述，也可以采用门原语来描述，在本文中采用always来描述。其VerilogHDL 语言描述见附录。 7.1.6 四输入与非门描述 四输入与非门是组合逻辑可以采用assign来描述，也可以采用always来描述，也可以采用门原语来描述，在本文中采用always来描述。其VerilogHDL 语言描述见附录。 7.2 锁定检测电路的整体描述 7.2.1 整体电路描述锁定检测电路的整体描述就是调用前面的模块来实现，在调用的过程中关键之处，就是要分清各个信号的含义。注意哪些模块使用的是外部复位信号，那些模块使用的是内部复位信号。锁定检测电路整体电路的VerilogHDL 语言描述见附录。7.2.2 锁定检测电路VerilogHDL 下仿真时序 以下为锁定检测电路的仿真时序，当参考时钟和反馈时钟能过达到锁定时，输出端的时序在计数器的高位达到1后，在q37n的上升沿触发，输出nor18的值，当锁定达到时，如图7-1：图7-1锁定检测达到锁定的时序图当参考时钟和反馈时钟不能达到锁定时，输出端的波形在整个检测过程中都保持低电平，如图7-2： 图7-2锁定检测未达到锁定的时8 结论2.5G Hz PLL锁定检测电路的分析实现，是在完成1553个晶体管组成的锁定检测电路的反向提取的基础上，在SMIC0.18um工艺下进行的重新设计，在重新设计过程中，除了对晶体管参数的调整，对电路的逻辑功能也做了一定的修改。锁定检测的功能是实现检测锁相环是否达到了锁定。锁定检测采用对参考时钟和反馈时钟进行计数操作，若在相同的时间内，两个计数器的计数值相同，则表明锁相环达到了锁定状态，此时锁定检测的输出为高电平，否则，表明锁相环没有达到锁定，锁定检测的输出始终为低电瓶。采用本文所设计的锁定检测电路，由于检测电路的计数器采用的是18位的异步计数器，检测的精度进一步提高，能够检测出反馈时钟相对于参考时钟的微小变化。采用这样的锁定检测电路可以检测高速的锁相环是否达到锁定，这在现代的电子系统中是非常重要的。本文所重新设计的锁定检测电路，采用在HSPICE下仿真，需要很长的仿真时间，要完全仿真不太现实，故只能采用9位的计数器来测试锁定检测的功能是否正确，经过5个小时的仿真，得到的仿真结果满足要求。2.5G Hz PLL 锁定检测电路分析实现致 谢 首先要感谢蒋林老师，是他在整个毕业设计过程中给我提供了毕业设计所需要的资料，帮助解答毕业设计中遇到的问题。其次要感谢电科实验室的邢老师和张老师们，是他们毕业设计中为我准备好了毕业设计的工作环境，在翻译版图的整个过程中给予了我指导，再次是要感谢和我一起做毕业设计的同学们，正是有了他们，我们才在遇到问题时，相互鼓励，最终解决了问题，圆满地完成了毕业设计的各项工作。参考文献1 高德远.超大规模集成电路.高等教育出版社.2003,230-2322 Ann Arbor. 4.0GHz 0.18m CMOS PLL Based on an Interpolative Oscillator. IEEE European Solid State Circuits Conference, 2003， 679-682.3 Rashid Rashidzadeh.A 2.7GHz PLL in CMOS .18m Technology.Solid-State Circuits, IEEE Journal of,Volume:32 ,Issue:5,May 1997,730-7354 陈贵灿.模拟CMOS 集成电路设计.西安交通大学出版社.2001,432-4705 蒋安平.数字集成电路分析与设计-深亚微米工艺（第三版）.电子工业出版社.2005附录：锁定检测电路的Verilog硬件语言描述1D触发器描述D触发器有时钟输入端，数据输入端，复位信号输入端，两个输出端。VerilogHDL语言描述如下：module D_FF(clk,rst,data,q1,q2);input clk,rst,data;output q1,q2;reg q1,q2;always(posedge clk or negedge rst)if(!rst)begin q1=0; / when rst is not high value,q1 is 0;q2=1; / when rst is not high value,