第1章_EDA设计流程及工具.ppt

第1章EDA设计流程及其工具 1 1EDA设计流程1 2常用EDA工具1 3QuartusII概述 第1章EDA设计流程及其工具 本章首先介绍EDA设计流程 然后分别介绍与这些设计流程中各环节密切相关的EDA工具软件 再就QuartusII的基本情况作一简述 原理图 VHDL文本编辑 综合 FPGA CPLD适配 FPGA CPLD编程下载 FPGA CPLD器件和电路系统 时序与功能门级仿真 1 功能仿真2 时序仿真 逻辑综合器 结构综合器 1 isp方式下载2 JTAG方式下载3 针对SRAM结构的配置4 OTP器件编程 功能仿真 1 1EDA设计流程 应用FPGA CPLD的EDA开发流程 1 1 1设计输入 原理图 HDL文本编辑 1 图形输入 图形输入 原理图输入 状态图输入 波形图输入 2 HDL文本输入 1 1 1设计输入 原理图 HDL文本编辑 这种方式与传统的计算机软件语言编辑输入基本一致 就是将使用了某种硬件描述语言 HDL 的电路设计文本 如VHDL或Verilog的源程序 进行编辑输入 可以说 应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端 为EDA技术的应用和发展打开了一个广阔的天地 1 1 2综合 整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本 原理图或状态图形描述 依据给定的硬件结构组件和约束控制条件进行编译 优化 转换和综合 最终获得门级电路甚至更底层的电路描述网表文件 由此可见 综合器工作前 必须给定最后实现的硬件结构参数 它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来 成为相互对应的映射关系 1 1 3适配 适配器也称结构综合器 它的功能是将由综合器产生的网表文件配置于指定的目标器件中 使之产生最终的下载文件 如JEDEC Jam格式的文件 适配所选定的目标器件 FPGA CPLD芯片 必须属于原综合器指定的目标器件系列 逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作 其中包括底层器件配置 逻辑分割 逻辑优化 逻辑布局布线操作 适配完成后可以利用适配所产生的仿真文件作精确的时序仿真 同时产生可用于编程的文件 1 1 4时序仿真与功能仿真 时序仿真 功能仿真 就是接近真实器件运行特性的仿真 仿真文件中己包含了器件硬件特性参数 因而 仿真精度高 是直接对VHDL 原理图描述或其他描述形式的逻辑功能进行测试模拟 以了解其实现的功能是否满足原设计的要求的过程 仿真过程不涉及任何具体器件的硬件特性 1 1 5编程下载 通常 将对CPLD的下载称为编程 Program 对FPGA中的SRAM进行直接下载的方式称为配置 Configure 但对于OTPFPGA的下载和对FPGA的专用配置ROM的下载仍称为编程 FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理 通常的分类方法是 将以乘积项结构方式构成逻辑行为的器件称为CPLD 如Lattice的ispLSI系列 Xilinx的XC9500系列 Altera的MAX7000S系列和Lattice 原Vantis 的Mach系列等 将以查表法结构方式构成逻辑行为的器件称为FPGA 如Xilinx的SPARTAN系列 Altera的FLEX10K或ACEX1K系列等 1 1 6硬件测试 最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试 以便最终验证设计项目在目标系统上的实际工作情况 以排除错误 改进设计 1 2常用EDA工具 本节主要介绍当今广泛使用的以开发FPGA和CPLD为主的EDA工具 及部分关于ASIC设计的EDA工具 EDA工具大致可以分为如下5个模块 设计输入编辑器 仿真器 HDL综合器 适配器 或布局布线器 下载器 1 2常用EDA工具 1 3 1设计输入编辑器 1 3 2HDL综合器 性能良好的FPGA CPLD设计的HDL综合器有如下三种 Synopsys公司的FPGACompiler FPGAExpress综合器 Synplicity公司的SynplifyPro综合器 Mentor子公司ExemplarLogic的LeonardoSpectrum综合器 综合器的使用也有两种模式 图形模式和命令行模式 Shell模式 1 2常用EDA工具 1 3 3仿真器 按处理的硬件描述语言类型分 HDL仿真器可分为 1 VHDL仿真器 2 Verilog仿真器 3 MixedHDL仿真器 混合HDL仿真器 同时处理Verilog与VHDL 4 其他HDL仿真器 针对其他HDL语言的仿真 按仿真的电路描述级别的不同 HDL仿真器可以单独或综合完成以下各仿真步骤 1 系统级仿真 2 行为级仿真 3 RTL级仿真 4 门级时序仿真 1 2常用EDA工具 1 3 4适配器 布局布线器 1 3 5下载器 编程器 适配器的任务是完成目标系统在器件上的布局布线 适配 即结构综合通常都由可编程逻辑器件的厂商提供的专门针对器件开发的软件来完成 这些软件可以单独或嵌入在厂商的针对自己产品的集成EDA开发环境中存在 下载电缆 EDA工具软件 1 ALTERA MAX PLUSII QUARTUSII 2 LATTICE ispEXPERTSYSTEM ispSynarioispDesignExpertSYSTEMispCOMPILER PAC DESIGNER 3 XILINX FOUNDATION ISE 4 FPGACompiler FPGAExpress Synplify LeonardoSpectrum EDA公司 CADENCE EXEMPLAR MENTORGRAPHICS OrCAD SYNOPSYS SYNPLICITY VIEWLOGIC 1 3QuartusII概述 QuartusII设计流程 命令行模式脚本 Step1 进入QuartusII环境 项目导航窗口 状态窗口 信息窗口 用VHDL设计一个4位加法计数器 Step2 建立新工程管理窗 在打开的QuartusII中点击File菜单 选择NewProjectWizard项 会出现介绍页 点击Next按钮 将出现NewProjectWizard对话框 输入目录名 工程名称 顶层实体名称 注意 工程名称与顶层实体名一致 Step3 将设计文件加入工程中 点击Next按钮 出现NewProjectWizard第二页 将与此工程相关的所有文件加进此工程 选择文件 Step4 选择目标芯片 再次点击Next 选择目标芯片 选择芯片系列 自动选择具体的芯片 Step5 选择仿真器和综合器类型 点击上图的Next按钮 这时弹出的窗口是选择仿真器和综合器类型的 如果是选择默认 表示都选QuartusII中自带的仿真器和综合器 Step6 结束设置 最后按键Finish 即已设定好工程 cnt4出现在项目导航窗口层次栏中 Step7 输入源程序 打开QuartusII 选择菜单File New 打开New窗口 选择此语言类型 Step8 在VHDL文本编译窗中键入4位二进制计数器的VHDL程序 项目名称 Step9 选择Processing菜单的StartCompilation项 启动全程编译 逻辑综合 适配 配置文件装配 时序分析 编译处理信息 编译报告 Step10 打开波形编辑器 选择菜单File New 在New窗口中选OtherFile中的VectorWaveformFile项 点击OK 即出现空白的波形编辑器 加入信号节点名称 Step11 设置仿真时间区域 为了使仿真时间轴设置在一个合理的时间区域上 选择菜单Edit EndTime 在弹出的窗口中的Time项中键入50 单位选us 点击OK 结束设置 Step12 输入信号节点 选择菜单View UtilityWindows NodeFinder 出现对话框 在Filter框中选Pins all 然后点击List按钮 于是下方的NodesFound窗口出现了设计中的cnt4工程的所有端口引脚名 用鼠标将重要的端口节点CP和输出总线Q逐个拖到波形编辑窗 Step13 编辑输入激励信号 点击时钟名CP 使之变蓝色 在点击左侧的时钟设置键 在Clock窗中设置CP的周期为10us 最后对波形文件存盘 总线 Step14 仿真器参数设置 选择菜单Assignment中的Settings 在Settings窗中选SimulatorSettings 观察仿真总体设置情况 在SimulationMode中确认仿真模式为时序仿真 Timing Step15 启动仿真器 现在所有设置进行完毕 在菜单Processing项选StartSimulation 直到出现Simulationwassuccessful 仿真结束 Step16 观察仿真结果 仿真波形文件SimulationReport通常会自动弹出 时序仿真 输入 输出 Step17 TimingAnalyzer在全编译期间对设计自动进行时序分析 Step17 使用Settings对话框 Assignment菜单 的TimingRequirements Options页面修改设置 Step19 使用RTLViewer分析综合结果 在Tools菜单中选择RTLViewer 4位锁存器 组合电路加1器 锁存信号 输出反馈 Step20 使用TechnologyMap