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文档简介

脉冲电路与数字逻辑实验报告姓名王博韬年级2015级学号20154320专业、班级计科6实验名称多路选择器-IP核的封装与调用实验时间 实验地点实验成绩 实验性质验证性 设计性 综合性教师评价：算法/实验过程正确； 源程序/实验内容提交 程序结构/实验步骤合理；实验结果正确； 语法、语义正确； 报告规范； 评语： 评价教师签名（电子签名）： 一、实验目的多路选择器-IP核的封装与调用二、实验项目内容1） 将实验一中的与门（演示过程）、或门、非门、与非门等基本门电路封装成IP核；2） 调用封装的IP核，用Block Design设计一个一位的2选1多路选择器（可演示过程）；3） 用verilog HDL语言编写一个一位的2选1多路选择器（可提供代码）；4） 分别用RTL分析2）、3）中的电路设计（学会看RTL电路图）；5） 编写仿真文件，填写出2选1多路选择器真值表，验证所设计电路的逻辑；6） 综合、实现、生成bit流，下载到Nexys4开发板进行验证；三、实验过程或算法真值表：sabc00000010010101111000101111001111Block Design：Verilog代码：module shiyan2(input a,input b,input s,output c);wire a1,b1,sel;notgate_0 u0(.a(s),.c(sel);andgate_0 u1(.a(a),.b(sel),.c(al);andgate_0 u2(.a(s),.b(b),.c(b1);orgate_0 u3(.a(a1),.b(b1),.c(c);endmodule管脚分配：4、 实验结果及分析和（或）源程序调试过程仿真结果：RTL分析：效果图：J15为输入a，L16为输入b，M13为输入s
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