抢答器课程设计.doc

河南科技大学课 程 设 计 说 明 书课程名称 电子设计自动化题 目 四人抢答器设计学 院 电信学院班 级 电信科062学生姓名 *指导教师 王勇日 期 2009年9月22日 课程设计任务书课程设计名称 学生姓名 # 专业班级 电信科062设计题目 四人抢答器设计 一、 课程设计目的：1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、手册的能力；3、进一步熟悉EDA技术的开发流程，掌握文件编辑、编译、仿真、下载验证等环节的实现方法和应用技巧；4、锻炼撰写研究报告、研究论文的能力；5、通过本实践环节，培养科学和严谨的工作作风。二、 设计内容、技术条件和要求：l、设计用于竞赛的四人抢答器，功能如下：(1) 有多路抢答器，台数为四；(2) 具有抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时并报警；(3) 能显示超前抢答台号并显示犯规警报；(4) 能显示各路得分，并具有加、减分功能；2、系统复位后进入抢答状态，当有一路抢答键按下时，该路抢答信号将其余各路抢答封锁，同时铃声响，直至该路按键松开，显示牌显示该路抢答台号。3、用VHDL语言设计符合上述功能要求的四人抢答器，并用层次设计方法设计该电路。三、 时间进度安排：1周：(1) 完成设计准备，确定实施方案；(2) 完成电路文件的输入编辑；(3) 完成输入文件的编译；(4) 完成功能仿真。2周： (1) 完成文件至器件的下载，并进行硬件验证；(2) 撰写设计说明书。四、 主要参考文献：(1)谭会生、瞿遂春，EDA技术综合应用实例与分析，西安电子科技大学出版社，2004(2)高有堂，EDA技术及应用实践，清华大学出版社，2006(3)亿特科技，CPLD/FPGA应用系统设计与产品开发，人民邮电出版社，2005指导教师签字： 2009年9月6日一、设计任务：l、设计用于竞赛的四人抢答器，功能如下：(1) 有多路抢答器，台数为四；(2) 具有抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时，并报警；(3) 能显示超前抢答台号并显示犯规警报；2、系统复位后进入抢答状态，当有一路抢答键按下时，该路抢答信号将其余各路抢答封锁，同时铃声响，直至该路按键松开，显示牌显示该路抢答台号。3、用VHDL语言设计符合上述功能要求的四人抢答器，并用层次设计方法设计该电路、总体设计方案。二、总体设计思路将该任务分成三个模块进行设计，分别为：抢答器控制模块、抢答器计时显示模块、发声模块，最后用图形输入法将各模块连接起来，实现抢答功能。三、各模块设计及实现结果：1、 抢答鉴别模块在这个模块中主要实现抢答过程中的抢答控制功能，在正常抢答时显示台号发出声音，提前抢答进行警告。模块管脚名称及功能如下：A,B,C,D四个抢答信号EN抢答开始信号LING正常抢答声音JING犯规警报声音A1,B1,C1,D1显示指示灯CLR复位信号STATES显示台号 左图是该模块生成的图形文件2、 计时及显示模块：在这个模块中主要实现抢答过程中的计时功能，在主持人发出抢答信号后后进行20秒的倒计时，当20秒倒计时结束后无人抢答时报警。模块管脚名称及功能如下：CLK秒时钟信号CLR复位信号EN使能信号LING有人抢答的信号CS声音控制信号QA个位显示QB十位显示 左图该模块生成的图形文件3、 发声模块 前两个模块中有三个高电平信号，若有一个为1则扬声器发声，此设计还有一些缺陷就是扬声器用的是一个频率，若有几个频率则结果更加完美。LING抢答声音信号CS记时到声音信号JING违规声音信号CLOCK扬声器外接频率SPEAKER扬声器 该模块生成的图形文件4、 顶层文件 此抢答器实现了基本的抢答功能，比如说超时报警，抢答台号和指示灯的显示，并具有锁存功能，且具有倒计时功能，但有一点缺憾时无人抢答时报警计数器却没有停止而是继续循环，但这也无关大局，只要主持人按清零键即复位。下面是顶层文件的图形输入方式 以下是波形仿真（波形仿真的不是太全面，但基本验证功能）五、 软件下载及硬件实现将图形文件编译通过后，然后锁管脚，再保存仿真生成sof文件，下载到板子上验证功能，经老师检查后通过。下面是锁管脚的图参考文献：(1)谭会生、瞿遂春，EDA技术综合应用实例与分析，西安电子科技大学出版社，2004(2)高有堂，EDA技术及应用实践，清华大学出版社，2006(3)亿特科技，CPLD/FPGA应用系统设计与产品开发，人民邮电出版社，2005（4）潘松、黄继业，EDA技术与VHDL，清华大学出版社，2005附件：源程序抢答鉴别模块；LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY QDJB IS PORT(CLR,EN: IN STD_LOGIC; A, B, C, D: IN STD_LOGIC; A1,B1,C1,D1: OUT STD_LOGIC; LING, JING: OUT STD_LOGIC; STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END ENTITY QDJB; ARCHITECTURE ART OF QDJB IS CONSTANT W1: STD_LOGIC_VECTOR:=0001; CONSTANT W2: STD_LOGIC_VECTOR:=0010; CONSTANT W3: STD_LOGIC_VECTOR:=0011; CONSTANT W4: STD_LOGIC_VECTOR:=0100; BEGIN PROCESS (CLR,A,B,C,D) IS BEGINIF CLR=1 THEN STATES=0000; LING=0;JING=0;A1=0;B1=0;C1=0;D1=0;END IF; IF (CLR=0 AND EN=0 AND A=1) THEN STATES=W1;JING=1;A1=1;END IF; IF (CLR=0 AND EN=0 AND B=1) THEN STATES=W2;JING=1;B1=1;END IF; IF (CLR=0 AND EN=0 AND C=1) THEN STATES=W3;JING=1;C1=1;END IF; IF (CLR=0 AND EN=0 AND D=1) THEN STATES=W4;JING=1;D1=1;END IF; IF ( CLR=0 AND EN=1 AND A=1 AND B=0 AND C=0 AND D=0) THEN A1=1; B1=0; C1=0; D1=0; STATES=W1; LING=1;END IF; IF (CLR=0 AND EN=1 AND A=0 AND B=1 AND C=0 AND D=0) THEN A1=0; B1=1; C1=0; D1=0; STATES=W2; LING=1;END IF; IF (CLR=0 AND EN=1 AND A=0 AND B=0 AND C=1 AND D=0) THEN A1=1;B1=0; C1=1; D1=0; STATES=W3; LING=1;END IF; IF (CLR=0 AND EN=1 AND A=0 AND B=0 AND C=0 AND D=1) THEN A1=0; B1=0; C1=0; D1=1; STATES=W4;LING=1;END IF; IF(CLR=0 AND EN=1 AND (A=1 OR B=1 OR C=1 OR D=1)THEN LING=1;END IF; END PROCESS ; END ARCHITECTURE ART ;计时器模块；LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JSQ IS PORT(CLR,EN,CLK,LING: IN STD_LOGIC; CS: OUT STD_LOGIC; QA: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); QB: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END ENTITY JSQ; ARCHITECTURE ART OF JSQ ISBEGIN PROCESS (CLK,LING) IS VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE TMPB: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF CLR=1 THEN TMPA:=0000; TMPB:=0010; CS=0; ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 AND LING=0 THEN IF TMPA=0000 THEN TMPA:=1001; IF TMPB=0000 THEN TMPB:=0010; CS=1; ELSE TMPB:=TMPB-1; END IF; ELSE TMPA:=TMPA-1; END IF; END IF; END IF; QA=TMPA; QB=TMPB; END PROCESS; END ARCHITECTURE ART;扬声器模块；LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY YSQ IS PORT(LING,CS,JING: IN STD_LOGIC; SPEAKER: OUT STD_LOGIC; CLOCK: