电子钟 课程设计.doc

长春建筑学院电子信息工程系 课程设计报告课程报告设计名称： 数字电子钟的设计与制作 学生学号： 专业班级： 电气工程及其自动化专业 学生姓名： 目 录第一章 课程设计要求. 11.1 整体设计要求.11.2 附加设计要求. 1第二章设计简介及设计方案论述 .12.1 设计原理简介.12.2 设计方案论述.2 第三章详细设计. 23.1 实验元件及介绍.2 3.2 模块的详细设计.6 3.2.1秒信号发生器.63.2.2校时电路模块.8 3.2.3整点报时电路模块.83.2.4闹钟模块.9第四章设计结果及分析. 114.1 设计电路.11 4.2 运行结果及分析.11 附录 本电路的改进设计 .13.- 14 -第一章 课程设计要求1.1整体设计要求要求利用Multisim软件仿真设计一款24小时制，可自主校时的数字电子钟。1.2附加设计要求 在此电子钟基础上附加闹钟，以及实现整点报时功能。第二章 设计简介及设计方案论述2.1设计原理简介数字电子钟由555集成芯片构成的振荡电路、计数器、显示器和校时电路组成。555集成芯片构成的振荡电路产生的信号作为秒脉冲，秒脉冲送入计数器，计数结果通过“时”、“分”、“秒”译码器显示时间。在功能方面，对于本次综合设计，还要求有校时、闹钟与整点报时功能。电子钟的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能和报时功能。因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器、校时电路、报时电路和振荡器组成。主电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路，闹钟电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态用七段显示译码器译码，通过七段显示器显示出来。校时电路时用来对“时”、“分”、“秒”显示数字进行校对调整。2.2 设计方案论述 本次试验是有六块7SEG等分别显示时间的时针、分针、秒针；并由55集成芯片与与RC组成的多谐振荡器（设定频率f=1HZ）为秒脉冲，秒脉冲送入计数器，计数结果通过六块7SEG显示屏显示出准确的时间；通过门电路的应用实现整点报时功能；而应用开关的常开与常闭加上门电路的使用变成校时电路；运用比较器实现闹钟功能，为设计实验工作流程。本次试验共分四个大模块，分别是24小时显示模块，整点报时模块，校时电路模块以及闹钟模块。 第三章 详细设计3.1 实验元件及介绍1、7490（13片） 7490（如图3.1.1）是异步二五十进制加法计数器，在本次试验中作为十进制加法计数器。通过不同的连接方式，74LS90可以实现四种不同的逻辑功能；而且还可借助R0（1）、R0（2）对计数器清零，借助R9（1）、R9（2）将计数器置9。其具体功详述如下：（1） 计数脉冲从INA输入，QA作为输出端，为二进制计数器。（2） 计数脉冲从INB输入，QD、QC、QB、QA作为输出端，为异步五进制加法计数器。（3） 若将INB和QA相连，计数脉冲由INA输入，QD、QC、QB、QA作为输出端，则构成异步BCD码十进制加法计数器。（4） 若将INA与QD相连，计数脉冲由INB输入，QA、QD、QC、QB作为输出端，则构成异步5421码十进制加法计数器。（5） 清零、置9功能。图3.1.1 74902、NE555（1片） 如图3.1.2，它可以产生多震荡电路。555 定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。它也常作为定时器广泛应用于仪器仪表、家用电器、电子测量及自动控制等方面。555 定时器的内部电路框图如图 3.2.1所示。它内部包括两个电压比较器，三个等值串联电阻，一个 RS 触发器，一个放电管 T 及功率输出级。它提供两个基准电压VCC /3 和 2VCC /3 555 定时器的功能主要由两个比较器决定。两个比较器的输出电压控制 RS 触发器和放电管的状态。在电源与地之间加上电压，当 5 脚悬空时，则电压比较器 C1 的同相输入端的电压为 2VCC /3，C2 的反相输入端的电压为VCC /3。若触发输入端 TR 的电压小于VCC /3，则比较器 C2 的输出为 0，可使 RS 触发器置 1，使输出端 OUT=1。如果阈值输入端 TH 的电压大于 2VCC/3，同时 TR 端的电压大于VCC /3，则 C1 的输出为 0，C2 的输出为 1，可将 RS 触发器置 0，使输出为 0 电平。图3.1.2 NE5553、74LS85（4片） 如图3.1.3，在闹钟电路中比较两个加法器的输出，并判断闹钟是否响起。85 为4 位数值比较器，共有54/7485、54/74S85、54/74LS85 三种线路结构型式，其主要电特性的典型值如下：型号 Lpd PD54/7485 21ns 275mW54/74S85 12ns 365mW54/74LS85 25ns 52mW85 可进行二进制码和BCD码的比较，对两个4 位字的比较结果由三个输出端（FAB，FAB，FAB输出。将若干 85 级联可比较较长的字，此时低级位的FAB，FAB，FAB连接到高位级相应的输入AB、AB、AB，并使低位级的AB为高电平。A0A3 字A输入端B0B3 字B输入端AB AB 级联输入端AB AB 级联输入端AB AB 级联输入端FAB A等于B输出端FAB A大于B输出端FAB A小于B输出端图3.1.3 74LS854、74LS21（1片）；7430（一片） 在整点报时电路和闹钟电路中使用。5、74LS248D（10片） 作为译码器使用，将BCD码输入到七段发光二极管。（248 为有内部上拉电阻的 BCD七段译码器/驱动器）6、开关（4片） 控制校时电路以及调整闹钟使用7、电阻&排阻（若干） 保证校时电路的安全，以及防抖作用。8、Buzzer（2片） 闹钟和整点报时的功能。9、SEVEN_SEG_COM_K（10片） 显示所需求的数字。3.2各个模块的详细设计3.2.1秒信号发生器 首先通过555定时器（如图3.2.1.1）为核心构成的恒定频率的脉冲，设置好电容和电阻的值，完全可以实现。它是由三个电阻，两个比较器，RS触发器及输出驱动和放电开关组成。令R4=48.08K，R2=48.08K，C1=10nf,C2=10nf。通过计算，q=R4/(R4+R3),得出此发生器产生占空比为50%的信号，而通过f=1/T=1/(R4+2R2)CIn2，计算出f=1000HZ，通过分频得出1HZ的脉冲，此脉冲当做秒时针脉冲。图3.2.1.1 震荡电路，输出为1000HZ图3.2.1.2 秒信号发生器分频电路利用3片7490N组成三级十分频电路，最终形成1HZ脉冲图3.2.1.3 分频电路 此外，本设计中也设计了频率为1HZ的晶振输出作为对比，晶振电路通过石英固有震荡频率经过分频等得出所需脉冲。晶振电路如下图所示图3.2.1.4 晶振1HZ输出3.2.2校时电路模块 当重新接通电源或走时出现误差时都需要进行校正。通常校正时间的方法是：首先截断正常的计数电路，然后再进行人工触发计数或者将频率较高的方波信号加到需要校正的计数位的输入端，校正好后，再转入正常计时状态即可。根据需求，电子钟应具有分校正和时校正功能，如图3.2.2.1为校时电路接线电路图。图3.2.2.1 校时电路 3.2.3整点报时电路模块 一般电子钟应具有整点报时功能，即在时间出现整点时，电子钟会自动报时，以示提醒。本设计中采用7430N八个输入的与非门实现正点报时功能，其会在每个小时的59分50秒时，产生高电平，最后输出接上发声器，即可实现正点报时功能（在51、53、55、57、59秒时输出报时信号）。此后报时将持续十秒钟，十秒钟之后各位都是0的瞬间停止报时。如图3.2.3.1。图3.2.3.1 整点报时电路3.2.4闹钟模块 电子钟最重要的功能就是能够提醒人们记起时间，所以要为电子中添加一个闹钟功能。要添加闹钟，就需要一个与原本电路相比较的时间如图3.2.4.1，即人们自行设定的闹钟时间，然后将这两者相对比，输出结果触发发声器，实现闹钟功能。图3.2.4.1 闹钟校时电路从而在这其中就要用到比较器74LS85，而且闹钟一般只设定时计数位和分计数位，并不需要秒计数位，这样就只要比较两个电路的时计数位和分计数位，即需要4块比较器。连接方式如图3.2.4.2，将输出的高电平接到发声器上，当所有比较器输出都为高电平的时候，发声器发声。 闹钟校时电路设计原理基本同电子钟部分的时，分部分相同图3.2.4.2 闹钟比较电路第四章 设计结果及分析4.1 设计电路首先连接的是多震荡电路，然后连接74LS90计数器，再连接的模块是校时模块，最后要接的是整点报时电路和闹钟模块。总体图见附图14.2 运行结果及分析4.2.1 24时制效果显示 所设计的显示机制是从00：00：00一直显示到23：59：59，实现24小时计时功能。显示00：00：00如图4.2.1.1.图4.2.1.1 零时刻显示显示23：59：59如图4.2.1.2图4.2.1.2 23：59：59时刻显示 4.2.2 闹钟效果显示图4.2.2.1定时时刻，判断电路内没有电流图4.2.2.2闹钟起闹时刻，判断电路