量测测试晶片设计.doc

0. 25um CMOS Flicker Noise 量測測試晶片設計0.25um CMOS Flicker Noise Measurement Test-key Design指導教授：徐碩鴻博士 清華大學電子研究所助理教授TEL：03-5715131 ext 1278 E-mail: .tw設計者：詹智元 清華大學電子所研究生TEL：03-5715131 ext 4164 E-mail: .tw一、相關研究發展現況由於金氧半場效電晶體製作技術與元件設計能力的提升，使的元件尺寸順利推向奈米大小，為有效改善設計者快速而精準之設計，近幾年來各式各樣元件件模型相繼被發表修正。但是對於可用的低頻雜訊之模型卻仍然相當缺乏。雜訊乃是隨機出現之訊號，欲建立雜訊模型端仰賴精準及有效的量測與部分經驗法則加以判斷量測結果正確與否。在這次的測試晶片設計當中我們主要將焦點擺在低頻雜訊量測上。 根據典型的McWhorter理論元件中的雜訊主要是因為電子在材料中被缺陷（defect）或是空能階（state）捕捉及釋放過程所致。當元件尺寸縮小氧化層中單位面積所存在的缺陷也隨之上升使的雜訊問題在短通道元件有越來越嚴重的趨勢（圖一）。然而經由特殊結構設計，我們希望進一步研究基底效應（Body effect）對低頻雜訊的影響8。二、研究動機與目的 雜訊限制了最小訊號所能運作的範圍，對設計者而言在設計電路時總是會不斷的遭遇到雜訊所引發的功率散逸、速度受限以及線性度的問題。 圖一、雜訊與通道長度關係圖然而目前在雜訊方面的模型TSMC 0.25um CMOS Process並無法提供充分而準確雜訊模型供設計者進行模擬。特別在高頻電路設計諸如壓控振盪器（VCO）之許多討論研究中，指出VCO中造成輸出的頻譜會展開的主因是來自於雜訊對相位造成調變所產生的結果。其中又以尾部電流源 (Tail Current) 的閃爍雜訊造成的影響最大。基於此因所以我們決定設計測試晶片進行低頻雜訊相關研究及量測。 除此之外元件的基底對高頻特性的影響也是年來相當熱門的議題，經由適當的layout設計將基底端獨立出來給予偏壓，量測雜訊值三、元件結構以及等效模型簡介圖二是金氧半電晶體Spice雜訊模型，其中主要包含兩項第一項為熱雜訊（Thermal noise）第二項為flicker noise所造成，讓我們把焦點放在第二項，可以明顯得知低頻雜訊和元件通道長度及偏壓有絕對的關係，經由設計不同大小測試元件可以量測出熱和flicker noise所引發的影響。圖三為測試元件結構，我們將基底端單獨拉線出來接偏壓。圖四為元件量測規劃。圖二、Spice雜訊等效模型圖三、測試元件結構layout圖四、元件量測佈局四、設計及研究流程規劃（a）模擬元件趨勢首先我們引用TSMC 0.25um CMOS模型以ADS模擬不同規格大小的元件並找出適當和之元件。（b）比較分析模擬結果 根據所分析的元件與已量測過(TSMC)比較趨勢是否正確,決定是否修改模擬元件大小或是finger數。閘極數目以及幾何形狀也會引發不同程度之flicker noise9。（c）定義送件之元件並佈局確定所需送件之元件並進行佈局及Design Rule Check。經文獻得知不同的pad及佈局亦會影響雜訊大小，在此並不多加討論7。（d）量測分析將送件回來後的晶片利用雜訊分析儀進行雜訊量測，並操作元件在特定電流以及電壓觀察其雜訊大小。（e）資料整理 將量測資料做系統化處理以利往後保存供電路設計者準確雜訊資料使用。五、模擬結果 使用ADS模擬軟體附以貴中心所提供之TSMC 0.25 CMOS元件模型進行低頻雜訊模擬，在不同的閘極數目下頻率100Hz模擬結果約略有10-16瓦左右的大小。如圖五所示。（a）（b）（c）（d）圖五、（a）（b）（c）及（d）為在不同閘極數目和寬度之下的雜訊模擬六、預計元件趨勢當施予基底不同偏壓由於基底效應的影響，使的元件之雜訊變大。圖六為以模擬軟體在不同基底電壓時的預估情形。在較小尺寸的元件雜訊更是明顯增加。（a）（b）圖六、（a）與（b）分別為閘極數16和32時不同基底偏壓的雜訊模擬七、量測結果圖七、0.25 NMOS RF Nf=8在不同汲極電流大小時的雜訊圖八、0.25 NMOS RF Nf=16在不同汲極電流大小時的雜訊圖九、0.25 NMOS RF Nf=32在不同汲極電流大小時的雜訊圖十、W/L=10/0.25 NMOS RF Nf=16在不同汲極電流大小時的雜訊八、結論 上述內容當中TSMC 0.25um NMOS flicker noise 已經被模擬及量測，圖七到圖十分別秀出不同大小元件在固定相同汲極電壓改變不同電流大小時的雜訊大小，明顯的當IDrain越大時雜訊也隨之上升，並且量測數值也相當接近1/f的理論趨勢。量測的過程當中有許多問題需要特別注意，探針本身可以視為一相當大的電感元件，然而給定偏壓的迴路就如同是一迴授路徑，這些寄生的迴受路徑相當容易造成元件不穩定影響量測的準確性，特別是在大尺寸、高增益抑或大電流操作的元件最容易發生震盪，故量測過程當中必須截斷這些擾人的迴授路徑方能確保量測數據的準確性。解決方法可以在量測端加入Bias-T來阻斷迴授路徑。在探針選取以及Pad 設計考量上須均以標準高頻量測方式為主，方可取得的數值幾乎為元件雜訊並且具有良好再現性和穩定的訊號。DC的探針在大約10KHz100KHz之後漸漸會開始出現訊號不穩甚至震盪的情況。此外實驗過程中我們也發現RF Pad和一般Pad對於雜訊量測結果會有相當程度的影響。DC Pad的雜訊在頻率大約1KHz100KHz的範圍較大且訊號較不穩定，關於這點並沒有實際的理論或是證據可以詳細解釋，但是在文獻7中曾經設計底部多墊一層接地可以有效降低雜訊指數(Noise Figure)，因此我們懷疑有部分的flicker noise也可能來自於pad本身的電容或基底耦合。另外基底對雜訊的影響，如圖六所示當元件操作在飽和區時基底電壓對於低頻雜訊的影響並不明顯。在文獻8中曾提到在尺寸較小的元件操作在次臨界區域時將會隨著基底和源極接面電壓逐漸順偏而降低。九、參考文獻1 P. R. Gray and R. G. Meyer, Analysis and Design of Analog Integrated Circuit, 4th ed. New York: Wiley,2001, pp748pp807.2 Behzad Razavi, Design of Analog CMOS Integrated Circuits, McGRAW-Hill,July,2000. 3 Alfred Blaum, Olivier Pilloud, Giacomo Scalea,”A New Robust On-Wafer 1/f Noise Measurement and Characterization System”4 Derived from a flicker-noise measurement system at infineon Technologies Munich, Germany.5 Z. Celik-Butler, P. Vasina, “Channel length scaling of 1/f noise in 0.18um technology MDD n-MOSFETs”, Solid State Electronics,vol（43）,pp.1695-1707,1999.6 P. Antognetti and G. Massobrio. Semiconductor Device with SPICE, New York:McGraw-Hill, 1988.7 Cheon Soo Kim, Jung-Woo Park, Hyun Kyu Yu, “Gate Layout and Bounding Pad Structure of a RF n-MOSFET for Low Noise Performance”, IEEE, Electron Device Letters, VOL.21, NO. 12, December 2000.8 Namkyu Park and Kenneth K. O, “Body Bias Dependence of 1/f Noise in NMOS Transistors from Deep-Subthreshold to Strong Inversion”, IEEE Trans Electron Devices, VOL. 48, NO. 5, MAY 2001.9 E. Morifuji, H. S. Momose, T. Ohguro, “Future perspective and scaling down roadmap for RF CMOS”, Symposium on VLSI Circuits Degist of Technique Papers, 1999, pp.163-164.九、佈局* Chip Features CAD Tools* ADS and HFSSCKT name :0.25um CMOS Flicker Noise Measurement Test-key Design Technology :0.25um CMOS 1P5M (使用製程)Pack