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专用集成电路设计2 0 1 0 - 1 1 - 2 02 0 1 1 - 3 - 2 8 2 1 、 F P G A / C P L DF P G A / C P L D 的设计和 I P 工具 2 、 A l t e r aA l t e r a F P G A 的配置方式和配置器件 32 0 1 1 - 3 - 2 8一、可编程逻辑器件 C P L D F P G A(一) 、 可编程逻辑器件 分类按其 集成度 来分可分为两大类: 1 、低密度可编程逻辑器件( L D P L D ) 2 、高密度可编程逻辑器件( H D P L D )42 0 1 1 - 3 - 2 8按集成度 ( P L D ) 分类 可 编 程 逻 辑 器 件 ( P L D ) 简 单 P L D 复 杂 P L D P R O M P A L P L A G A L C P L D F P G A 可编程逻辑器件的分类52 0 1 1 - 3 - 2 8主要包括: P R O M 、 P L A 、 P A L 、 G A L 四种器件。1 、低密度可编程逻辑器件( L D P L D )结构特点: ( 1 ) 、 P R O M (可编程只读存储器), 其内部结构是由 “ 与阵列 ” 和 “ 或阵列 ” 组成,其中 “ 与阵列 ” 固定,“ 或阵列 ” 可编程,可以实现任何 “ 以积之和 ” 形式表示的组合逻辑。 ( 2 ) 、 P L A (可编程逻辑阵列), 也是基于 “ 与 - 或阵列 ” ,其 “ 与阵列 ” 固定和 “ 或阵列 ” 都可编程。62 0 1 1 - 3 - 2 8( 3 ) 、 P A L (可编程阵列逻辑), 也是基于 “ 与 - 或阵列 ” ,其 “ 与阵列 ” 是可编程、 “ 或阵列 ” 固定连接。( 4 ) 、 G A L (通用可编程阵列逻辑), 是在 P A L 的基础上增加了一个 可编程的输出逻辑宏单元 O L M C ,通过对 O L M C 配置可以得到多种形式的输出和反馈。 另, G A L 器件普遍采用 E E P R O M 的浮栅工艺,具有可擦除、可重新编程的能力。 G A L 器件的输出级 O L M C 的电路结构如图 1 所示。72 0 1 1 - 3 - 2 8图 1 G A LG G G 器件的输出级 O L M CO L M CO O 的电路结构1100 0101D Q01A RS PC L K S1 S 0 I / O 0 = 1 = S 1 S 00 00 11 01 1 / / / / QO L M C 主要由: 一个 D 触发器 , 一个用于选择输出方式和极性的 4 输入多路选择器 和 一个用于选择反馈信号的两输入数据选择器 构成。82 0 1 1 - 3 - 2 8主要包括: C P L D 、 F P G A 两种器件。2 、高密度可编程逻辑器件( H D P L D )( 1 ) 、 C P L D ( C o m p l e x P r o g r a m m a b l e D e v i c e ) ,复杂可编程逻辑器件。 其主体也是 “ 与 - 或阵列 ” ,并以可编程逻辑单元为基础,可编程连线集中在一个全局布线区 。( 2 ) 、 F P G A ( F i e l d P r o g r a m m a b l e G a t e A r r a y ) , , 现场可编程门阵列。 具有门阵列的结构形式,它由许多 逻辑功能块排成阵列组成,可编程连线分布在阵列通 道区。结构特点:92 0 1 1 - 3 - 2 8(二)、 C P L D 、 F P G A 两种器件比较:共同点: 1 、规模越来越大,集成度高。2 、开发过程投资小。3 、可以反复编程、擦除。4 、开发工具智能化高,功能强大 。1 02 0 1 1 - 3 - 2 81 、 C P L D 是通过修改具有固定内连电路的逻辑 单元的逻辑功能来进行编程。( 为乘积项结构,工艺多为 E E P R O M ; 多用于实现组合逻辑 ;成本低;保密性好 )2 、 F P G A 是通过修改下一根或多根分隔逻辑单 元的内连线的布线来编程。( 为寄存器结构,实现工艺多为 S R A M ; 更适合实现时序逻辑 ;成本高;保密性差 )区别:1 12 0 1 1 - 3 - 2 8D 7 D 6 D 5 D 4 D 3 D 2 D 1 D 1A 0A 1A 2A 3A 4A 5A 6A 7 B 0 B 1 B 2 B 3 B 4 B 5 B 6 B 7 ( G R P ) ( O R P ) ( O R P ) ( O R P ) ( O R P ) I / O 0I / O 3I / O 2I / O 1I / O 4I / O 7I / O 6I / O 5I / O 8I / O 1 1I / O 1 0I / O 9I / O 1 2I / O 1 5I / O 1 4I / O 1 3 R E S E TV C C I OT D IT D OT M ST C K I / O 3 2I / O 3 3I / O 3 4I / O 3 5I / O 3 6I / O 3 7I / O 3 8I / O 3 9I / O 4 0I / O 4 1I / O 4 2I / O 4 3I / O 4 4I / O 4 5I / O 4 6I / O 4 7G O E 1 / I N 5G O E 1 / I N 4 C 7C 6C 5C 4C 3C 2C 1C 0 I / O 6 3 I / O 6 2 I / O 6 1 I / O 6 0 I / O 5 9 I / O 5 8 I / O 5 7 I / O 5 6 I / O 5 5 I / O 5 4 I / O 5 3 I / O 5 2 I / O 5 1 I / O 5 0 I / O 4 9 I / O 4 8 I N 7 I N 6I / O 1 6 I / O 1 7 I / O 1 8 I / O 1 9 I / O 2 0 I / O 2 1 I / O 2 2 I / O 2 3 I / O 2 4 I / O 2 5 I / O 2 6 I / O 2 7 I / O 2 8 I / O 2 9 I / O 3 0 I / O 3 1 Y 0 Y 1 Y 2 Y 3 0 1 3 9 B / 1 0 3 2 E AC L K0C L K1C L K2I O C L K 0I O C L K 1 C P L D 组成部分 : 1 . 通用逻辑块、 2 . 可编程全局布线区 3 . 输入 / 输出单元、 4 . 输出布线区、 5 . 时钟分配网络。1 22 0 1 1 - 3 - 2 8F P G A 组成部分 : 1. 可编程逻辑块、 2 . 可编程输入 / 输出单元、 3 . 可编程布线资源、 4 . 嵌入式块 R A M 、 5 . 底层嵌入功能单元。1 32 0 1 1 - 3 - 2 8二、 C P L D / F P G A 的设计流程:设计输入(原理图 / H D L 文本)逻辑综合C P L D / F P G A 布线适配C P L D / F P G A 编程下载硬件测试 功能仿真 时序仿真1 42 0 1 1 - 3 - 2 81 、设计输入 ( 原理图 HDL 文本编辑 )( 1 ) 图形输入 原理图输入 状态图输入 波形图输入( 2 ) H D LH D LH H 文本输入 应用 应用 应用 应用 H D L 的文本输入方法克服了上述原理图输入法存 的文本输入方法克服了上述原理图输入法存 的文本输入方法克服了上述原理图输入法存 的文本输入方法克服了上述原理图输入法存在的所有弊端,更灵活。( 在的所有弊端,更灵活。( 在的所有弊端,更灵活。( 在的所有弊端,更灵活。( V H D L , , , , V e r i l o g ) ) ) )1 52 0 1 1 - 3 - 2 8 又称前仿真,不考虑信号延时等因素,将综合后的网表文件直接送到仿真器中仿 真,验证电路是否符合设计要求。3 、逻辑综合 将电路的高级语言转换成低级的,可与 F P G A C P L D 的基本结构相映射的网表文件或程序。2 、功能仿真1 62 0 1 1 - 3 - 2 8 又称后仿真,将布线适配后产生的网表文件送到仿真器中仿真。是在完成布线适配后进行的饱 含定时关系的仿真,精度较高。5 、时序仿真 将由综合器产生的网表文件配置于指定的目标器件中,使之产生最终的下载文件,如 JE D E C 、Jam 格式的文件。4 、 C P L D / F P G AC P L D / F P G A 布线适配1 72 0 1 1 - 3 - 2 86 、编程下载 C P L D F P G A G G G 以乘积项结构方式构成 以查表法结构方式构成 7 、硬件测试 最后步骤就是在线调试或将生成的文件写入芯片中调试。1 82 0 1 1 - 3 - 2 8三、 A l t e ra 的 I P 工具 I P 工具使用的意义: I P 是设计中不可或缺的组成部分,也是自底向上设计方法学的理论基础。 随着数字系统设计越来越复杂,将系统中的每个模块都从头开始设计是一件十分困难的事,而且会大大延长设 计周期。 I P 的出现使得设计过程变得十分简单,用户甚至只需要将不同的模块连接起来,就可以实现一个完整的系统。1 92 0 1 1 - 3 - 2 8(一)、 I P 的概念 I P ( I n t e l l e c t u a l P r o p e r t y ) 就是常说的知识产权。( I P还有另一种含义 I n t e r n e t P r o t o c o l ,即互联网协议) 美国 D a t a q u e s t 咨询公司将半导体产业的 I P 定义为用于A S I C 、 A S S P 、 P L D 等当中,并且是预先设计好的 电路功能模块 。 在 P L D 领域, I P 核是指将一些在数字电路中常用但比较复杂的功能块 ,如 F I R 滤波器、 P C I 接口等,设计成参数可修改的模块,让其他用回可以直接调用这些模块。 2 02 0 1 1 - 3 - 2 8I P 分为:软 I P 、固 I P I P 和硬 I P I P (根据实现的不同) 软 I P 用计算机高级语言的形式描述功能块的行为,但是并不涉及用什么电路和电路元件实现这些行为。 软 I P 的最终产品基本上与通常的应用软件大同小异,开发过程与应用软件也十分相象,只是所需的开发软、硬件环境,尤其工具软件要昂贵很多。 软 I P 的设计周期短,设计投入少,由于不涉及物理实现,为后续设计留有很大的发挥空间,增大了 I P 的灵活性和适应性。 当然 软 I P 的一个不可避免的 弱点 是:会有一定比例的后续工序无法适应软 I P 设计,从而造成一定程度的软 I P 修正。2 12 0 1 1 - 3 - 2 8 固 I P 是完成了综合的功能块,有较大的设计深度,以网表的形式提交客户使用。 如果客户与固 I P 使用同一个生产线的单元库, I P 的成功率会比较高。 硬 I P 提供设计的最终阶段产品:掩膜。 随着设计深度的提高,后续工序所需要做的事情就越少,当然,灵活性也就越少。不同的客户可以根据自己的需要订购 不同的 I P 产品。 2 22 0 1 1 - 3 - 2 8 A l t er a 公司以及第三方 I P 合作伙伴( A P M M )给用户提供了许多可用的功能模块。它们基本可以分为 两类: 免费的 L P M 宏功能模块 ( M eg af an ct i o n s ) 和需要授权使用的 I P 知识产权 ( M eg aC ar e ) 。从实现的功能上分,使用方法基本相同。 A l t er a L P M 宏功能模块是一些复杂或高级的构建模块 。可以在 Q u ar t u s I I 设计文件中和门、触发器等葵本单元一起使用,这些模块的功能一般都是通用 的,比如 C o u n t er , R A M 等。2 32 0 1 1 - 3 - 2 8 I P 知识产权模块是某一领域内的实现某一算法或功能的参数化模块 ( 简称 I P 核 ) 。 这些模块是由 A l t e r a 以及 A l t e r a 的第三方I P 合作伙伴 ( A M P P ) 开发的。专门针对 A l t e r a的可编程逻辑器件进行过优化和测试,一般需要用户付费购买才能使用。2 42 0 1 1 - 3 - 2 8(二)、 A l t e r a 提供的 I P A l t e r a 公司能够提供给用户使用的 3 种 I P 形式,分别为: 1 )、基本宏功能 ( M e g a f a n c t i o n s / L P M ) ; 2 )、 A l t e r a I P ( M e g a C o r e ) 核; 3 )、 A l t e r a I P 合作伙伴 ( A M P P ) 的 I P 核。1 )、基本宏功能 ( M e g a f a n c t i o n s / L P M ) 在 A l t e r a 的开发工具 Q u a r t u s I I 中,有一些内带的基本宏功能可供用户选用,如乘法器、多路选择器、移位寄存器等。 这些基本的逻辑功能也可由通用硬件描迷语言描述。 另外,还有一些 A l t e r a 器件特有的资源,例如片内 R A M块, D S P 块和高速的收发电路等,同样是通过基本宏功能方式提供给用户使用的。2 52 0 1 1 - 3 - 2 8 在 Q u ar t u s I I 中使用基本宏功能模块设计项目的一般步骤: 建立一个 P r o j e c t ; 使用 M e g a W i z a r d 管理器定制宏功能模块; 在设计中实例化定制的宏功能模块; 继续完成设计的其他部分 ; 对设计进行 R T L 功能仿真 ; (前仿真) 逻辑综合 ; 布局布线 ; 时序分析。2 62 0 1 1 - 3 - 2 82 )、 A l t er a I P ( M eg aC o r e ) A l t e r a 还提供一些比较复杂的、相对比较通用的功能模块,比如 P C I 接口、 D D R S D R A M 控制器等,这些都是A l t e r a 可以提供的 I P 库,也称之 M e g a C o r e 。 可分为 4 大类:数字信号处理类、通信类、接口和外设类、微处理器类。3 )、 A l t er a I P 合作伙伴 ( A M P P ) 的 I P 核 A l t e r a 合作伙伴 A M P P ( A l t e r a M e g a f u n c t i o n P a r t e r s P r o g r a m ) 也向 A l t e r a 客户提供基于 A l t e r a 器件优化的 I P 核。 为方便使用这些功能模块, Q u a r t u s I I 软件提供了 M e g a W i z a r d 管理器。它可以帮助用户建立或修改包含自定义宏功能模块变量的设计文件,并可对这些 I P 模块进行实例化。2 72 0 1 1 - 3 - 2 8A l t e r a I P 设计中的优势 与传统的 A S I C 器件或者用户自己设计模块相比,使用 A l t e r a 的 I P 有以下优势: ( 1 )、提高设计性能; ( 2 )、降低产品开发成本; ( 3 )、缩短设计周期; ( 4 )、设计灵活性强、仿真方便。2 82 0 1 1 - 3 - 2 8 目前世界上有 10 多家生产可编程逻辑器件,最大三家: A l t er a 、 X i n L i n x 和 L at i i ce 公司。四、 A l t e r a 公司的 C P L D / F P G AA l t er a 公司的 C P L D / F P G A产品分为: ( 每个类别在不同时期都有其主流产品) 1 、 C P L D ; 2 、高密度的 F P G A ; 3 、低成本的 F P G A 2 92 0 1 1 - 3 - 2 8 1 、 A l t e r a 公司的 C P L DM A X 和 M A X I I 系列: M A X 3 0 0 0 A 、 M A X 7 0 0 0 S / A , M A X I I 等M A X 3 0 0 0 A ,采用先进的 0 . 3 0 m C M O S 处理,基于电可擦除可编程只读存储器( E E P R O M )。M A X 3 0 0 0 A 系列是一种即用性的器件,密度范围从 3 2到 5 1 2 个宏单元。 M A X 3 0 0 0 A 器件支持在系统可编程能力( I S P ),能够轻松地实现现场重配置。每个 M A X 3 0 0 0 A 宏单元都可以独立地配置成顺序或组合逻辑操作。 M A X 3 0 0 0 A C P L D 常用于通信、计算机、消费电子、汽车、工业和许多其他终端系统中。依靠其低成本和灵 活性的特点,降低了系统成本。3 02 0 1 1 - 3 - 2 8C P L D 的革命 M A X I IM A X I I 器件基于全新的 C P L D 体系结构。 M A X I I 器件采用 0 . 1 8 m F L A S H 工艺,六层金属走线,其功率只有以往 M A X 器件的十分之一。与 F P G A 一样, M A X I I器件最小逻辑单元也是 L E ,具有 2 4 0 至 2 2 1 0 个 L E ,和多达2 7 2 个 I / O 管脚新的 M A X I I C P L D 体系结构的逻辑阵列块( L A B )和行列走线具有更高的裸片面积效率。具有和小容量 F P G A 相竞争的定价,以及作为单芯片即用型非易失器件的工程优势。3 12 0 1 1 - 3 - 2 82 、 A l t e r aA l t e r a 公司的 F P G A( 1 )、 S t r a t i x 和 S t r a t i x I I 系列 :高容量、高性能F P G A (高端产品) ( 高密度 F P G A )S t r a t i x F P G A 是 A l t e r a 的第一代 S t r a t i x 系列器件。S t r a t i x 器件采用 1 . 5 V 0 . 1 3 u m 全铜 S R A M 工艺,容量为 0 , 5 7 0至 7 9 , 0 4 0 个逻辑单元( L E ), R A M 多达 7 M b i t 。 S t r a t i x 器件具有 非常高的内核性能 、存储能力、 体系结构效率的优势。 S t r a t i x 器件提供了专用功能用于时钟管理和数字信号处理( D S P )应用以及 差分和单端 I / O 标准 。S t r a t i x 器件系列是功能丰富的宽带系统方案,开创了可编程芯片系统( S O P C )方案的新纪元。 3 22 0 1 1 - 3 - 2 8 S t r a t i x I I F P G A 是 A l t e r a 第二代高端 F P G A 系列。 在 2 0 0 4 年推出的 9 0 - n m S t r a t i x I I F P G A 中,密度最大器件的 D S P 模块数量增加到了 9 6 个, 1 8 x 1 8 乘法器数量达到 3 8 4 个。 S t r a t i x I I F P G A 中, A l t e r a 引入了全新的逻辑单元体系结构 自适应逻辑模块 ( A L M ) ,以及经过改进的片内 T r i M a t r i x 存储器和数字信号处理 ( D S P ) 模块,进一步提高了性能。S t r a t i x I I F P G A3 32 0 1 1 - 3 - 2 8S t r a t i x I I 关键特性包括: 一种 创新的逻辑结构 丰富的特性 包括 高性能 D S P 模块 和 片内存储器 高速 I / O 引脚 和 外部存储器接口 设计 安全特性 保护您的知识产权 ( I P ) H ar d C o p y I I 结构化 A S I C 的 低成本高密度逻辑移植途径 3 42 0 1 1 - 3 - 2 8 S t r at i x I I G X F P G A 进一步扩展了带有片内收发器的高端 F P G A 的功能。 A l t er a 的 S t r at i x I I I 器件系列,是世界上结合了最佳性能、最大密度和最低功耗的 65- n m 器件。 A l t er a 最新的 S t r at i x I V 40- n m F P G A 具有最高的密度、最佳的性能以及最低的功耗。 3 52 0 1 1 - 3 - 2 8( 2 )、 C ycl o n e 和 C ycl o n e I I 系列 :低端、低成本 的 F P G A 产品 ( 低密度 F P G A ) C y c l o n e F P G A 系列是为了满足您对低功耗、低成本设计的需求 。 A l t e r a C y c l o n e 系列 F P G A 从根本上针对低成本进行设计。这些低成本器件具有专业应用特性,例如嵌入 式存储器、外部存储器接口和时钟管理电路等。 C y c l o n e F P G A 综合考虑了逻辑、存储器、锁相环( P L L ) 和高级 I / O 接口,是价格敏感应用的最佳选择。 3 62 0 1 1 - 3 - 2 8C ycl o n e F P G A 具有 : 新的 可编程体系结构 ,实现低成本设计。 嵌入式存储器资源支持多种存储器应用和 数字信号处理 ( D S P ) 实现 支持 串行总线和网络接口 以及多种 通信协议 处理功耗支持 N i o s I I 系列嵌入式处理器 采用新的 串行配置器件 的低成本配置方案 Q u a r t u s I I 软件 O p e n C o r e 评估特性 支持 免费的 I P 功能评估 Q u a r t u s I I 网络版软件 的免费支持 3 72 0 1 1 - 3 - 2 8 C y c l o n e I I 是 A l t e r a 公司 C y c l o n e 系列的第二代产品。该产品采用 9 0 n m 工艺制造,成本比第一代 C y c l o n e 器件低3 0 % ,逻辑容量大 3 倍多。 C y c l o n e

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