《计算机组成原理》期末考试复习 2013春.doc

计算机组成原理课程期末考试考前辅导一、题型和分值 选择题 5*3=15填空题 5*3=15计算题 3*10=30问答题 3*9=27综合分析题 1*13=13二、考点和典型例题（蓝色为小题考点，绿色为大题考点）第1讲：计算机系统概论 计算机的分类 p1 计算机的性能指标 p5 计算机的硬件 p5-11作业题 冯. 诺依曼型计算机的主要设计思想是什么？它包括哪些主要组成部分？答：冯. 诺依曼型计算机的主要设计思想是：存储程序和程序控制。 存储程序：将解题的程序（指令序列）存放到存储器中； 程序控制：控制器顺序执行存储的程序，按指令功能控制全机协调地完成运算任务。 主要组成部分有：控制器、运算器、存储器、适配器、输入输出设备。作业题 冯诺依曼型计算机主要由哪几个功能部件组成？简述它们的主要功能。答：冯诺依曼型计算机的硬件主要有：1）运算器，主要功能是进行加、减、乘、除等算术运算，除此之外，还可以进行逻辑运算，因此通常称为ALU（算术逻辑运算部件）；2）存储器，其功能是存储程序和数据信息；3）控制器，向计算机各部件发出控制信息的部件，其功能：控制指令的读出、解释和执行、中断事件的处理等；4）输入/输出(I/O)设备，其功能是输入程序和有关的数据，输出计算机的有关信息及运算结果等；5）适配器： 其作用相当于一个转换器，它可以保证外围设备用计算机系统特性所要求的形式发送或接收信息。 计算机系统的层次结构 p13-14计算机系统是一个由硬件、软件组成的多级层次结构，由下至上各层级分别是：微程序设计级、一般机器级、操作系统级、汇编语言级、高级语言级。 软件与硬件的逻辑等价性 p14随着大规模集成电路技术的发展和软件硬化的趋势，计算机系统的软、硬件界限已经变得模糊了。任何操作可以由软件来实现，也可以由硬件来实现；任何指令的执行可以由硬件完成，也可以由软件来完成。这就叫“软件与硬件的逻辑等价性”。例如原来通过编制程序实现的整数乘除法指令，现在改为直接由硬件完成。第2讲：数据与文字的表示方法 数据格式 p16-19 (不要求IEEE754标准的浮点数格式) 数的机器码表示 p19-22 不同机器码之间的转换 +0.101101 原：0.101101 反：0.101101 补：0.101101 移：1.101101-0.101101 原：1.101101 反：1.010010 补：1.010011 移：0.010011 用8位（含符号位）机器码表示整数，能表示的最大正整数和最小负整数分别 原、反 -127+127，原码：1111111101111111 ；补 、移 -128+127 浮点数规格化 p18 若浮点数据格式中阶码的基数已确定，且尾数采用规格化表示法，则浮点数表示数的范围取决于浮点数阶码的位数，而精度则取决于尾数的位数。+0.010112+1100=+1.0112+1010=+0.10112+1011 （规格化数） 右规和左规：太大右规，太小左规 补 01.0111011 右规：00.1011101（1） ；10.1111011 右规：11.0111101（1）补 00.0111011 左规：00.1110110 ；11.1111011 左规：11.0110000 校验码 p26第3讲：定点加、减、乘、除法运算 补码加法 p26-27 补码减法 p27-28 溢出概念与检测方法 p28-30课本 p 29-30例17、例18 *基本的二进制加法/减法器p30-31 *阵列乘法器 p31-34 *并行除法器 p40-43作业题 已知X=0.1001和Y=0.1111, 用变形补码计算X+Y和X-Y, 同时指出运算结果是否溢出。 解：x=0.1001 y=0.1111X补00.1001, Y补11.0001, -Y补00.1111 X+Y补X补+ Y补00.1001+11.000111.1010 无溢出 X+Y-0.0110 X-Y补X补+ -Y补00.1001+00.111101.1000 溢出 X-Y+1.1000 1第4讲：定点运算器的组成 逻辑运算 p44-46课本例24、例25、例26、例27X=11101101 X的逻辑非=00010010Y=11101100X+（逻辑加）Y=11101101X（逻辑乘）Y=11101100X（逻辑异）Y=00000001 *多功能算术/逻辑运算单元 p46-50 内部总线 p51 定点运算器的基本结构p51-53作业题计算机的运算器有哪三种总线结构?简述它们的特点。答：计算机的运算器有单总线、双总线和三总线三种总线结构。分别具有以下特点：1）单总线结构的运算器：同一时间总线上只能有一个操作数，主要缺点是操作速度慢，优点是只控制一条总线，控制电路简单。2）双总线结构的运算器：两个操作数同时在总线上，同时送ALU，提高了操作速度，并增强了数据传送的灵活性，但结果仍不能直接送到总线上，需放入输出缓冲器中。3）三总线结构的运算器：克服了单总线和双总线的多步操作的缺点，若操作数不需要修改，通过旁路器直接把数据从总线2传送到总线3而不经过ALU，大大提高了速度。第5讲：浮点运算与浮点运算流水线 浮点加法、减法运算 p53-56课本 例28 *浮点乘法、除法运算 p56-58 浮点运算流水线p58-61作业题 已知二进制数X=2-10(-0.100011)，Y=2-11(-0.110101)，设阶为5位（包括2位阶符），用补码表示，尾数为8位（包括2位尾符），用补码表示，按浮点运算方法，求X-Y的值，运算过程阶和尾数均用双符号进行，舍入采用就近舍入法。解：x浮=11110，11.011101 y浮=11101，11.001011-y浮=11101，00.110101 0操作数检查 两数都非0对阶E补=Ex补+-Ey补=11110+00011=00001 可见E=1将My右移1位，y浮11110，11.100101(1) 尾数相加 11.011101+ 00.011010(1) - 11.110111(1) 结果规格化 x-y浮=11110, 11.110111(1) 左规 2位x-y浮=11100, 11.011110舍入处理 不用舍入判溢出 X-Y的阶符是11，没溢出最终的结果为： x-y=2-100(-0.100010) 第6讲：存储器概述与SRAM存储器 存储器分类 p65-66 存储器分级p66多级存储器体系结构及各级存储器承担的职能。 主存储器的技术指标 p66-67 SRAM存储器 p67-70通常存储器利用三组信号线与外部打交道，这三组信号线分别是地址线、控制线和数据线。第7讲：DRAM存储器 *DRAM存储位元的记忆原理 p70-71 DRAM芯片的逻辑结构 p71-72 主读/写周期、刷新周期 p72-73 刷新操作有两种刷新方式：（1）集中式刷新：DRAM利用一段固定时间，依次对存储器所有行逐行刷新一遍，在此期间停止对存储器的访问。（2）分散式刷新：每一行的刷新插入到正常的读/写周期之中，即每隔一段时间刷新一行，刷新时同样不准访问存储器。 作业题存储器的刷新操作有集中式刷新和分散式刷新两种方式，后者把每一行的刷新插入到正常的读/写周期之中，如下图所示，现有一256K8位的DRAM芯片，其存储体结构中，每行2568个存储元，如单元刷新间隔不超过8ms，其平均行刷新时间t= us。（取最接近计算值的0.5us的整数倍）1024行，8000us/1024=7.8us 取7.5us 存储器容量的扩充 p73-75作业题 有一个具有22位（4M）地址和16位字长的存储器，由512K4位DRAM芯片构成。问1） 该存储器能存储多少个字节的信息？2） 总共需要多少DRAM芯片？需要多少位地址作芯片选择？解：（1）该存储器能存储的信息为：222 x 16 / 8= 8MB 。（2）（222/ 512K）（16 / 4）= 32（片）； 采用字位同时扩展，222/ 512K =8，故需要3位地址作为芯片选择。也可以出综合题,如:有一个512K16位的存储器，由128K8位DRAM芯片构成。DRAM芯片有和信号控制端。CPU的控制信号为R/(读/写)。问1） 该存储器能存储多少个字节的信息？2） 总共需要多少DRAM芯片？需要多少位地址作芯片选择？3） 画出该存储器同CPU连接的组成逻辑框图。解： 1）该存储器能存储的信息为：219x 16 b/ 8= 1MB 。2）（512K / 128K）（16 / 8）= 8（片）； 采用字位同时扩展，512K / 128K =4，故需要2位地址作为芯片选择。3） *高级的DRAM结构 p75-78第8讲：并行存储器 *双端口存储器 p86-88 多模块交叉存储器 p89-91课本p91 例5 设存储器容量为32字，字长64位，模块数m4，分别用顺序方式和交叉方式进行组织。存储周期T = 200ns,数据总线宽度为64位，总线周期=50ns .问顺序存储器和交叉存储器的带宽各是多少？（取读出4个字为例进行计算）解： 信息总量：q=64位4=256位顺序存储器和交叉存储器读出4个字的时间分别是：t2=mT=4200ns=810(s)t1=T+ (4-1) maxT/m, =200+350= 3.510(s)顺序存储器带宽是：W2= q/t2=256（810）=3210（位/S）交叉存储器带宽是：W1=q/t1=256（3.510）=7310（位/S）第9讲：cache存储器 cache基本原理 p92-94 课本p94 例6 有Cache时的CPU访存平均周期tA：tA=htc +(1-h)tm 访问效率：1900 ，100，50ns，250nsh- tA-eh=1900/(1900+100)=0.95tA =h*50+（1-h）250=0.9550+0.05250=60nse=50/60=83.3% 主存与cache的地址映射 p94-98 替换策略 p98-99在cache的映射方式中，无需考虑替换策略的是 直接映射 *cache的写操作策略 p99-100 *Pentium 4的cache组织 p100-101第10讲：指令系统与指令格式 *指令系统的发展 p103 低级语言与硬件结构的关系 p104-105 指令格式105-108，110例子第11讲：指令与数据的寻址方式 指令的寻址方式 p112 操作数基本寻址方式 p112-119 课本p118例3 （这个题中R3为普通寄存器） 各种方式的操作数所在位置直接寻址 E=D 操作数的地址在指令中 操作数在内存中 间接寻址 E=（D） 操作数的地址在内存中 操作数在内存中寄存器寻址E=R3 操作数的地址在指令中 操作数在寄存器中寄存器间接寻址E=(R3) 操作数的地址在寄存器中 操作数在内存中基址寻址 操作数是由基址寄存器内容+指令中的D 操作数在内存中 变址寻址 操作数是由变址寄存器内容+指令中的D 操作数在内存中 *精简指令系统 p121-123课后题一种单地址指令格式如下所示，其中I为间接特征，X为寻址模式，D为形式地址。I，X，D组成该指令的操作数有效地址E。设R为变址寄存器，R1为基址寄存器，PC为程序计数器，请写出下表中各种寻址方式名称。OPIXD寻址方式名称IX有效地址E 000110000110110011E= DE=（PC）+ DE=（R）+ DE=（R1）+ DE=（D）E=(（R1）+ D) 解： 直接寻址； 相对寻址； 变址寻址； 基址寻址； 间接寻址； 基址间址寻址第12讲：CPU的功能和组成 CPU的功能 p127 CPU的基本组成 p127-128 CPU中的主要寄存器 p128-130 操作控制器和时序产生器 p130第13讲：指令周期 指令周期的基本概念 p130-131 典型指令周期例子 p131-138 用方框图语言表示指令周期 p139 双总线结构机器的数据通路例子 p139-140第14讲：微程序控制器及硬连线控制器 *时序发生器 p141-144 微命令和微操作 p145-146 微指令和微程序 p146-147 微程序控制器原理框图p147-148三个字段的位数，p182课后题11(1)512*48 位 微命令 35位P 4位后继地址 9位 微程序举例p148-150 CPU周期和微指令周期的关系p150 机器指令与微指令的关系 p150每一条机器指令由一段用微指令编成的微程序来解释执行 *微程序设计技术 p151-155 *硬连线控制器 p155-158第15讲：流水CPU 并行处理技术 p161课本p165例4 *流水计算机的系统组成 p161-162 流水线CPU时空图 p162-163 流水线中的主要问题p164-166作业题今有4级指令流水线，分别完成取指、指令译码并且取数、运算、送结果四步操作。假设完成各步操作的时间依次为15ns，17ns，16ns，15ns。请问：(1) 流水线操作的时钟周期应设计为多少？(2) 流水线中有三类可能存在的数据相关冲突：写后读（RAW）相关；读后写（WAR）相关；写后写（WAW）相关。若相邻两条指令I和I+1是：ADD R1，R3和SUB R3，R5。前者完成 (R1)+(R3) R3的操作；后者完成 (R3)- (R5) R5的操作，问是否发生数据相关？如果发生了数据相关，是哪种类型的数据相关？假设在硬件上不采取措施，那么第I+1条指令要推迟多少时间进行？(3) 如果在硬件设计上加以改进，至少需推迟多少时间？解： (1)流水线操作的时钟周期应设计为17ns；1 取指、指令译码并且取数、 运算、 送结果( R3)2 取指、 指令译码并且取数(R3)、 运算、 送结果(2)发生了写后读(RAW)数据相关，假设在硬件上不采取措施，那么第I+1条指令要推迟两个时钟周期即34 ns进行；(3)如果在硬件设计上采用向前传送技术加以改进，则可不延迟。第16讲：总线概述 总线的基本概念 p184总线是构成计算机系统的互联机构，是多个系统功能部件之间进行数据传送的公共通路。 总线的连接方式 p185-186 总线的内部结构 p187-188 *总线结构实例 p188-190 总线接口 p190-193第17讲：总线仲裁 集中式仲裁 p193-195作业题三种集中式总线仲裁方式及各自有特点：(1)链式查询方式。离中央仲裁器最近的设备具有最高优先权，离总线控制器越远，优先权越低。优点是所需传输线少，便于更改和扩充；缺点是对询问链的电路故障很敏感，优先级固定。(2)计数器定时查询方式。计数器的初值也可用程序来设置，这可以方便地改变优先次序，但这种灵活性是以增加线数为代价的。优先次序可灵活变动。(3)独立请求方式。响应速度快，对优先次序的控制灵活。当然，这种灵活性同样是以增加更多的线数为代价的。 *分布式仲裁 p195-196第18讲：总线定时 同步定时 p196-197 异步定时 p197-198同步定时和异步定时以及各自的优缺点：（1）同步定时，事件出现在总线上的时刻由总线时钟信号来确定，其特点是采用了公共时钟。异步定时，后一事件出现在总线上的时刻取决于前一事件的出现，即建立在应答式或互锁机制基础上，其特点是不需要统一的公共时钟信号，总线周期的长度是可变的。（2） 同步定时方式具有较高的传输频率，但不适合存取时间差别大的功能模块之间的通信。异步定时方式可靠性高，适用于存取时间不同的功能模块之间的通信，但传输效率较低。第19讲：外围设备及磁盘存储设备 外围设备概述 p209-210 *磁盘的组成和分类 p213-214 *磁盘驱动器和