5.5-5.6寄存器.docx

课程数字电子技术章节第5章教师陈燕熙审批课题5.5-5.6 寄存器课时2授课日期授课班级教学目的与要求掌握寄存器的工作原理掌握其应用教学重点工作原理和应用教学难点应用授课类型专业理论课教学方法班级授课教 具多媒体解决重难点的措施寄存器是计算机和其他数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。一个触发器能存储1位二进制代码，所以要存储n位二进制代码的寄存器就需要用n个触发器组成导入过程设计时序逻辑电路一定存在存储单元。寄存器就是用来存放数码信息的，寄存器存放数码的方式有并行输入和串行输出，却出也有并行输出和串行输出。教学过程一、教学内容：5.5 寄存器一个4位的集成寄存器74LS175的逻辑电路图和引脚图分别如图5.5.1(a)、(b)所示。其中,RD是异步清零控制端。在往寄存器中寄存数据或代码之前，必须先将寄存器清零,否则有可能出错。1D4D 是数据输入端,在CP 脉冲上升沿作用下，1D4D端的数据被并行地存入寄存器。输出数据可以并行从1Q4Q 端引出，也可以并行从1Q4Q 端引出反码输出。图5.5.1 集成寄存器74LS175 (a)逻辑电路图 (b)引脚图 74LS175的功能如表5.5.1所示。表5.5.1 74LS175的功能表 输 入输 出RDCP1D2D3D4D1Q2Q3Q4QLLLLLH1D2D3D4D1D2D3D4DHH保 持HL保 持上面介绍的寄存器只有寄存数据或代码的功能。有时为了处理数据，需要将寄存器中的各位数据在移位控制信号作用下，依次向高位或向低位移动1位。具有移位功能的寄存器称为移位寄存器。 5.6 移位寄存器5.6.1 移位寄存器的工作原理 把若干个触发器串接起来,就可以构成一个移位寄存器。由4个边沿D 触发器构成的4位移位寄存器逻辑电路如图8.8.1所示。数据从串行输入端D1输入。左边触发器的输出作为右邻触发器的数据输入。假设移位寄存器的初始状态为0000，现将数码D3D2D1D0(1101)从高位(D3)至低位依次送到D1端，经过第一个时钟脉冲后，Q0D3。由于跟随数码D3后面的数码是D2，则经过第二个时钟脉冲后,触发器FF0的状态移入触发器FF1,而FF0变为新的状态,即Q1D3，Q0D2。依此类推,可得4位右向移位寄存器的状态, 如表5.6.1所示。图5.6.1 用边沿D触发器构成的4位移位寄存器 表5.6.1 图5.6.1电路的状态表 CPQ0Q1Q2Q3000001D30002D2D3003D1D2D304D0D1D2D3由表可知，输入数码依次地由低位触发器移到高位触发器,作右向移动。经过4个时钟脉冲后,4个触发器的输出状态Q3Q2Q1Q0与输入数码D3D2D1D0相对应。为了加深理解,在图5.6.2中画出了数码1101(相当于D31,D21,D10 ,D01)在寄存器中移位的波形,经过了4个时钟脉冲后,1101出现在寄存器的输出端Q3Q2Q1Q0。这样，就可将串行输入（从D1端输入）的数码转换为并行输出（从Q3、Q2、Q1、Q0端输出）的数码。这种转换方式特别适用于将接收到的串行输入信号转换为并行输出信号，以便于打印或由计算机处理。图5.6.2 图5.6.1电路的时序图 在图5.6.3中还画出了第5到第8个时钟脉冲作用下，输入数码在寄存器中移位的波形(如图5.6.2所示）。由图可见，在第8个时钟脉冲作用后，数码从Q3端已全部移出寄存器。这说明存入该寄存器中的数码也可以从Q端串行输出。根据需要，可用更多的触发器组成多位移位寄存器。除了用边沿D 触发器外,还可用其他类型的触发器来组成移位寄存器,例如,用主从JK 触发器来组成移位寄存器，其级间连接方式如图5.8.3所示。根据JK触发器的特征方程，由图5.6.3可得:FF2和FF3的接法与FF1完全相似，所以各JK 触发器均以D 触发器的功能工作，图5.6.3和图5.6.1所示电路具有相同的功能。图5.6.3 用主从JK触发器组成的4位移位寄存器5.6.2 双向移位寄存器若将图5.8.1所示电路中各触发器间的连接顺序调换一下，让右边触发器的输出作为左邻触发器的数据输入，则可构成左向移位寄存器。若再增添一些控制门,则可构成既能右移(由低位向高位)、又能左移(由高位至低位)的双向移位寄存器。图5.6.4是双向移位寄存器的一种方案,它是利用边沿D 触发器组成的,每个触发器的数据输入端D 同与或非门组成的转换控制门相连,移位方向取决于移位控制端S的状态。图5.6.4 用边沿D触发器组成的双向移位寄存器 以触发器FF0、FF1为例，其数据输入端D 的逻辑表达式分别为:当S=1时，D0DSR,D1=Q0,即FF0的D0端与右移串行输入端DSR接通，FF1的D1端与Q0接通，在时钟脉冲CP 作用下，由DSR端输入的数据将作右向移位；反之，当S=0时，D0Q1 ，D1Q2，在时钟脉冲CP作用下，Q2、 Q1的状态将作左向移位。同理，可以分析其他两位触发器间的移位情况。由此可见，图5.6.4所示寄存器可作双向移位。当S=1时，数据作右向移位；当S=0时，数据作左向移位。可实现串行输入串行输出（由DOR 或DOL 输出）、串行输入并行输出工作方式（由Q3Q0 输出）。 5.6.3 集成移位寄存器74194集成移位寄存器74194由四个RS 触发器及它们的输入控制电路组成。图5.6.5(a)、(b)分别是它的逻辑电路图和引脚图。与图5.6.4相比，除了增加4个并行输入端AD 外,还有两个控制输入端S1、S0。如表5.6.2所示，它们的状态组合可以完成4种控制功能，其中左移和右移两项是指串行输入，数据是分别从左移输入端DSL和右移输入端DSR送入寄存器的。RD为异步清零输入端。表5.6.3是74194的功能表。其第一行表示寄存器的异步清零；第二行表示当RD1，CP =1(或0)时，寄存器处于原来状态；第三行表示为并行输入同步预置数；第四、五行为串行输入左移；第六、七行为串行输入右移；第八行为保持状态。图5.6.5 4位双向移位寄存器74194 (a)逻辑电路 (b)引脚图表5.6.2 74194双向移位寄存器控制端的逻辑功能 控制信号完成的功能S1S200保 持01右 移10左 移11并行输入表5.6.3 74194的功能序号清零 RD输 入输 出控制信号串行输入时钟脉冲CP并行输入QDQCQBQAS1S0DSLDSRDCBA1LLLLL2HH(L)QDnQCnQBnQAn3HHHDCBADCBA4HHLHHQDnQCnQBn5HHLLLQDnQCnQBn6HLHHQCnQBnQAnH7HLHLQCnQBnQAnL8HLLQDnQCnQBnQAn有时要求在移位过程中数据不要丢失，仍然保持在寄存器中。只要将移位寄存器的最高位的输出接至最低位的输入端，或将最低位的输出接至最高位的输入端。这种移位寄存器称为循环移位寄存器，它也可以作为计数器用，称为环行计数器。二、课堂练习复习三、教学小结：1.时序逻辑电路分为同步时序电路和异步时序电路两类。其区别是同步时序电路的存储电路中，触发器的CP 端受同一时钟脉冲控制；异步时序电路中，触发器CP 端受不同的触发脉冲控制。2